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1. (WO2016090596) SKIPPABLE ONE-BIT FULL ADDER AND FPGA DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/090596    International Application No.:    PCT/CN2014/093566
Publication Date: 16.06.2016 International Filing Date: 11.12.2014
IPC:
H03K 19/173 (2006.01)
Applicants: CAPITAL MICROELECTRONICS CO., LTD. [CN/CN]; Centralized Office Area, Room 401-11, Building No.8 Area A Dishengbei Street No.1, Beijing Economic Technology Development District Beijing 100176 (CN)
Inventors: FAN, Ping; (CN).
GENG, Jia; (CN).
WANG, Yuanpeng; (CN)
Agent: E-TONE INTELLECTUAL PROPERTY FIRM; 707, 3rd Mansion, ZiJinShuMaYuan, Zhongguancun, Haidian District, Beijing 100190 (CN)
Priority Data:
Title (EN) SKIPPABLE ONE-BIT FULL ADDER AND FPGA DEVICE
(FR) SOMMATEUR COMPLET À UN SEUL BIT POUVANT ÊTRE SAUTÉ ET DISPOSITIF DE À RÉSEAU DE PORTES À CHAMP PROGRAMMABLE (FPGA)
(ZH) 可跳过的一比特全加器和FPGA器件
Abstract: front page image
(EN)Provided are a skippable one-bit full adder and field-programmable gate array (FPGA) device, comprising: a first multiplexer, a second multiplexer and an adder; the first multiplexer comprises a first addend input terminal and a first constant input terminal, the first constant input terminal being configured to input a first constant to the first multiplexer; the second multiplexer comprises a second addend input terminal and a second constant input terminal, the second constant input terminal being configured to input a second constant to the second multiplexer; and when the first addend input terminal is not used to input a first addend, and/or the second addend input terminal is not used to input a second addend, the first multiplexer selects and outputs the first constant inputted by the first constant input terminal, and the second multiplexer selects and outputs the second constant inputted by the second constant input terminal, enabling a carry output terminal of the adder to generate an adder carry output signal determined according to the first constant and the second constant.
(FR)La présente invention porte sur un sommateur complet à un seul bit pouvant être sauté et un dispositif à réseau de portes à champ programmable (FPGA), comprenant : un premier multiplexeur, un second multiplexeur et un sommateur; le premier multiplexeur comprend une première borne d'entrée de cumulateur et une première borne d'entrée de constante, la première borne d'entrée de constante étant configurée pour mettre en entrée une première constante au premier multiplexeur; le second multiplexeur comprend une seconde borne d'entrée de cumulateur et une seconde borne d'entrée de constante, la seconde borne d'entrée de constante étant configurée pour mettre en entrée une seconde constante au second multiplexeur; et lorsque la première borne d'entrée de cumulateur n'est pas utilisée pour mettre en entrée un premier cumulateur, et/ou la seconde borne d'entrée de cumulateur n'est pas utilisée pour mettre en entrée un second cumulateur, le premier multiplexeur sélectionne et délivre en sortie la première constante mise en entrée par la première borne d'entrée de constante, et le second multiplexeur sélectionne et délivre en sortie la seconde constante mise en entrée par la seconde borne d'entrée de constante, ce qui permet à une borne de sortie de report du sommateur de générer un signal de sortie de report de sommateur déterminé en fonction de la première constante et de la seconde constante.
(ZH)提供一种可跳过的一比特全加器和FPGA器件,包括:第一选通器、第二选通器和加法器;所述第一选通器包括第一加数输入端和第一常量输入端,其中所述第一常量输入端用于向所述第一选通器输入第一常量;所述第二选通器包括第二加数输入端和第二常量输入端,其中所述第二常量输入端用于向所述第二选通器输入第二常量;当所述第一加数输入端不用于输入第一加数,和/或所述第二加数输入端不用于输入第二加数时,所述第一选通器选通输出所述第一常量输入端输入的第一常量,并且所述第二选通器选通输出所述第二常量输入端输入的第二常量,用以使所述加法器的进位输出端根据所述第一常量和第二常量产生确定的加法进位输出信号。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)