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1. (WO2016089467) OPERATION MODES FOR AN INVERTED NAND ARCHITECTURE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/089467    International Application No.:    PCT/US2015/052071
Publication Date: 09.06.2016 International Filing Date: 24.09.2015
IPC:
G11C 16/04 (2006.01), G11C 11/56 (2006.01), G11C 16/26 (2006.01)
Applicants: SanDisk Technologies LLC [US/US]; 6900 Dallas Parkway Suite 325 Plano, Texas 75024 (US)
Inventors: ZHANG, Yanli; (US).
SAMACHISA, George; (US).
ALSMEIER, Johann; (US).
CHEN, Jian; (US)
Agent: MAGEN, Burt; Vierra Magen Marcus LLP 575 Market Street, Suite 3750 San Francisco, California 94105 (US)
Priority Data:
14/557,004 01.12.2014 US
Title (EN) OPERATION MODES FOR AN INVERTED NAND ARCHITECTURE
(FR) MODES DE FONCTIONNEMENT POUR ARCHITECTURE NON-ET INVERSÉE
Abstract: front page image
(EN)Methods for performing memory operations on a memory array that includes inverted NAND strings are described. The memory operations may include erase operations, read operations, programming operations, program verify operations, and erase verify operations. An inverted NAND string may include a string of inverted floating gate transistors or a string of inverted charge trap transistors. In one embodiment, an inverted floating gate transistor may include a tunneling layer between a floating gate of the inverted floating gate transistor and a control gate of the inverted floating gate transistor. The arrangement of the tunneling layer between the floating gate and the control gate allows electrons to be added to or removed from the floating gate via F-N tunneling between the floating gate and the control gate. The inverted NAND string may be formed above a substrate and oriented such that the inverted NAND string is orthogonal to the substrate.
(FR)L'invention concerne des procédés pour effectuer des opérations de mémoire sur une matrice mémoire qui comprend des chaînes NON-ET inversées. Les opérations de mémoire peuvent comprendre des opérations d'effacement, des opérations de lecture, des opérations de programmation, des opérations de vérification de programme et des opérations de vérification d'effacement. Une chaîne NON-ET inversée peut comprendre une chaîne de transistors inversés à grille flottante ou une chaîne de transistors inversés à piégeage de charge. Dans un mode de réalisation, un transistor inversé à grille flottante peut comprendre une couche à effet tunnel entre une grille flottante du transistor inversé à grille flottante et une grille de commande du transistor inversé à grille flottante. L'agencement de la couche à effet tunnel entre la grille flottante et la grille de commande permet d'ajouter des électrons à la grille flottante ou d'en enlever de celle-ci par l'intermédiaire d'une tunnellisation F-N entre la grille flottante et la grille de commande. La chaîne NON-ET inversée peut être formée au-dessus d'un substrat et orientée de sorte que la chaîne NON-ET inversée est orthogonale par rapport au substrat.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)