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1. (WO2016089292) POWER EFFICIENT HIGH SPEED LATCH CIRCUITS AND SYSTEMS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/089292    International Application No.:    PCT/SE2015/051298
Publication Date: 09.06.2016 International Filing Date: 02.12.2015
IPC:
H03K 21/10 (2006.01), H03K 23/48 (2006.01), H03K 23/42 (2006.01), H03K 3/356 (2006.01), H03K 3/3562 (2006.01)
Applicants: TELEFONAKTIEBOLAGET LM ERICSSON (PUBL) [SE/SE]; 164 83 Stockholm (SE)
Inventors: BAGGER, Reza; (SE)
Agent: BRANN AB; P.O. Box 3690 Drottninggatan 27 S-103 59 Stockholm (SE)
Priority Data:
PCT/SE2014/051430 02.12.2014 SE
Title (EN) POWER EFFICIENT HIGH SPEED LATCH CIRCUITS AND SYSTEMS
(FR) SYSTÈMES ET CIRCUITS DE VERROUILLAGE À HAUT DÉBIT ET FAIBLE CONSOMMATION D'ÉNERGIE
Abstract: front page image
(EN)The present invention relates to a combiner latch circuit and a latching system for generation of one phase differential signal pair or two phase differential signal pairs. The scope of the applications ranges from division and frequency generation in prescalers to phase and frequency generation in mixer's transceivers for high speed wireless applications. The combiner latch circuit 700 comprises an input circuit 701 with an input A 702, an input B 703, a clock input CLK 704, and an inverted clock input CLK705, an output circuit 706with a differential output X, Y 707,708. The input circuit 701 is connected to the output circuit 706, and configured to select a state of the output circuit 706 from a group of: a fourth state (S4) comprising the differential output X=1, Y=0 of the differential output X, Y 707,708, a fifth state (S5) comprising the differential output X=0,Y=1 of the differential output X, Y 707,708. The input circuit 701 is further configured to select the fourth state S4 if the input A=0 and the input B=1 and the clock input CLK 704 encounter a leading edge from 0 to 1 and the output circuit is in the fifth state S5, and select the fifth state S5 if the input A=1 and the input B=0 and the clock input CLK 704encounter a leading edge from 0 to 1 and the output circuit is in the fourth state S4.
(FR)L'invention concerne un circuit de verrouillage de combinateur, ainsi qu'un système de verrouillage destiné à générer une paire de signaux différentiels de phase ou deux paires de signaux différentiels de phase. La plage des applications de la présente invention va de la division et génération de fréquence dans des pré-échelonneurs à la génération de phase et de fréquence dans des émetteurs-récepteurs de mélangeur, dans des applications sans fil haut débit. Le circuit de verrouillage de combinateur 700 selon l'invention comprend un circuit d'entrée 701 pourvu d'une entrée A 702, d'une entrée B 703, d'une entrée horloge CLK 704 et d'une entrée horloge inversée CLK705, ainsi qu'un circuit de sortie 706 pourvu d'une sortie différentielle X, Y 707,708. Le circuit d'entrée 701 est connecté au circuit de sortie 706 et configuré pour sélectionner un état du circuit de sortie 706 dans un groupe constitué par : un quatrième état (S4) comprenant la sortie différentielle X= 1, Y=0 de la sortie différentielle X, Y 707,708, un cinquième état (S5) comprenant la sortie différentielle X=0, Y=1 de la sortie différentielle X, Y 707,708. Le circuit d'entrée 701 est également configuré pour sélectionner le quatrième état (S4) si l'entrée A=0 et l'entrée B=1 et l'entrée horloge CLK 704 rencontrent un bord d'attaque de 0 à 1 et que le circuit de sortie se trouve dans le cinquième état (S5), et pour sélectionner le cinquième état (S5) si l'entrée A=1 et l'entrée B=0 et l'entrée d'horloge CLK 704 rencontrent un bord d'attaque de 0 à 1 et que le circuit de sortie se trouve dans le quatrième état (S4).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)