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1. (WO2016089260) AN ELECTRONIC LATCH, A METHOD FOR AN ELECTRONIC LATCH, A FREQUENCY DIVISION BY TWO AND A 4-PHASE GENERATOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/089260    International Application No.:    PCT/SE2014/051430
Publication Date: 09.06.2016 International Filing Date: 02.12.2014
Chapter 2 Demand Filed:    30.09.2016    
IPC:
H03K 3/356 (2006.01), H03K 3/3562 (2006.01)
Applicants: TELEFONAKTIEBOLAGET LM ERICSSON (PUBL) [SE/SE]; S-164 83 Stockholm (SE)
Inventors: BAGGER, Reza; (SE)
Agent: SJÖBERG, Mats; (SE)
Priority Data:
Title (EN) AN ELECTRONIC LATCH, A METHOD FOR AN ELECTRONIC LATCH, A FREQUENCY DIVISION BY TWO AND A 4-PHASE GENERATOR
(FR) VERROU ÉLECTRONIQUE, PROCÉDÉ S'APPLIQUANT À UN VERROU ÉLECTRONIQUE, DIVISION DE FRÉQUENCE PAR DEUX ET GÉNÉRATEUR 4-PHASES
Abstract: front page image
(EN)The present invention relates to an electronic latch circuit, a method, and a 4-phase generator. The electronic latch circuit comprises an output circuit comprising an output X, and an output Y. The electronic latch circuit further comprises an input circuit, comprising an input A, an input B, and a clock signal input. The input circuit is connected to the output circuit, and configured to select a state of the output circuit from the group of a first state, a second state, and a third state. The input circuit is further configured to select the first state upon detecting a high state on the input B 103, a transition on the clock signal input 104 from a low state to a high state, and a low state on the input A 102, and that the electronic latch circuit 100 is in the second state S2. The input circuit is further configured to select the second state upon detecting a high state on the input A 102, a low state on the input B 103, a low state on the clock signal input 104, and that the electronic latch circuit is in the first state S1;The input circuit is further configured to select the third state upon detecting a high state on the input A 102, a transition on the clock signal input 104 from a low state to a high state, and a low state on the input B 103, and that the electronic latch circuit 100 is in the second state S2. The input circuit is further configured to select the second state upon detecting a high state on the input A 102, a low state on the input B 103, a low state on the clock signal input 104, and that the electronic latch circuit is in the first state S1.
(FR)La présente invention concerne un circuit de verrouillage électronique, un procédé, et un générateur 4-phases. Le circuit de verrouillage électronique comprend un circuit de sortie comprenant une sortie X, et une sortie Y. Le circuit de verrouillage électronique comprend en outre un circuit d'entrée comprenant une entrée A, une entrée B, et une entrée de signal d'horloge. Le circuit d'entrée est connecté au circuit de sortie, et conçu pour sélectionner un état du circuit de sortie dans le groupe d'un premier état, un deuxième état, et un troisième état. Le circuit d'entrée est en outre conçu pour sélectionner le premier état lors de la détection d'un état élevé sur l'entrée B (103), une transition sur l'entrée du signal d'horloge (104) d'un état bas à un état élevé, et un état bas sur l'entrée A (102), et conçu en ce que le circuit de verrouillage électronique (100) est dans le deuxième état S2. Le circuit d'entrée est également conçu pour sélectionner le second état lors de la détection d'un état élevé sur l'entrée A (102), d'un état bas sur l'entrée B (103), d'un état bas sur l'entrée du signal d'horloge (104 ), et conçu en ce que le circuit de verrouillage électronique est dans le premier état S1; le circuit d'entrée est aussi conçu pour sélectionner le troisième état lors de la détection d'un état élevé sur l'entrée A (102), une transition sur l'entrée de signal d'horloge (104) d'un état bas à un état élevé, et un état bas sur l'entrée B (103), et conçu en ce que le circuit de verrouillage électronique (100) est dans le deucième état S2. Le circuit d'entrée est également conçu pour sélectionner le deucième état lors de la détection d'un état élevé sur l'entrée A (102), d'un état bas sur l'entrée B (103), d'un état bas sur l'entrée du signal d'horloge (104), et conçu en ce que le circuit de verrouillage électronique est dans le premier état S1.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)