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1. (WO2016087374) SEMICONDUCTOR CHIP, METHOD FOR PRODUCING A MULTIPLICITY OF SEMICONDUCTOR CHIPS AND METHOD FOR PRODUCING AN ELECTRONIC OR OPTOELECTRONIC COMPONENT AND ELECTRONIC OR OPTOELECTRONIC COMPONENT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/087374    International Application No.:    PCT/EP2015/078064
Publication Date: 09.06.2016 International Filing Date: 30.11.2015
IPC:
H01L 33/00 (2010.01), H01L 21/78 (2006.01)
Applicants: OSRAM OPTO SEMICONDUCTORS GMBH [DE/DE]; Leibnizstr. 4 93055 Regensburg (DE)
Inventors: BARCHMANN, Bernd; (DE).
EIGENMANN, Fabian; (DE).
PLÖSSL, Andreas; (DE)
Agent: EPPING HERMANN FISCHER PATENTANWALTSGESELLSCHAFT MBH; Schloßschmidstr. 5 80639 München (DE)
Priority Data:
10 2014 117 591.3 01.12.2014 DE
Title (DE) HALBLEITERCHIP, VERFAHREN ZUR HERSTELLUNG EINER VIELZAHL AN HALBLEITERCHIPS UND VERFAHREN ZUR HERSTELLUNG EINES ELEKTRONISCHEN ODER OPTOELEKTRONISCHEN BAUELEMENTS UND ELEKTRONISCHES ODER OPTOELEKTRONISCHES BAUELEMENT
(EN) SEMICONDUCTOR CHIP, METHOD FOR PRODUCING A MULTIPLICITY OF SEMICONDUCTOR CHIPS AND METHOD FOR PRODUCING AN ELECTRONIC OR OPTOELECTRONIC COMPONENT AND ELECTRONIC OR OPTOELECTRONIC COMPONENT
(FR) PUCE SEMI-CONDUCTRICE, PROCÉDÉ PERMETTANT DE FABRIQUER UNE PLURALITÉ DE PUCES SEMI-CONDUCTRICES ET PROCÉDÉ PERMETTANT DE FABRIQUER UN COMPOSANT ÉLECTRONIQUE OU OPTOÉLECTRONIQUE ET COMPOSANT ÉLECTRONIQUE OU OPTOÉLECTRONIQUE
Abstract: front page image
(DE)Es wird ein Verfahren zur Herstellung einer Vielzahl an Halbleiterchips (13) mit den folgenden Schritten angegeben: -Bereitstellen eines Wafers (1) mit einer Vielzahl an Halbleiterkörpern (2), wobei zwischen den Halbleiterkörpern (2) Trennlinien (9) angeordnet sind, -Abscheiden einer Kontaktschicht (10) auf dem Wafer (1), wobei das Material der Kontaktschicht (10) aus der folgenden Gruppe gewählt ist: Platin, Rhodium, Palladium, Gold, und die Kontaktschicht (10) eine Dicke zwischen einschließlich 8 Nanometer und einschließlich 250 Nanometer aufweist, -Aufbringen des Wafers (1) auf eine Folie (11), -zumindest teilweises Durchtrennen des Wafers(1) in vertikaler Richtung entlang der Trennlinien (9) oder Einbringen von Bruchkeimen (12) in den Wafer (1) entlang der Trennlinien (9), und -Brechen des Wafers (1) entlang der Trennlinien (9) oder Expandieren der Folie (11),so dass eine räumliche Trennung der Halbleiterchips (13) erfolgt, wobei auch die Kontaktschicht (10) getrennt wird. Weiterhin werden ein Halbleiterchip, ein Bauelement und ein Verfahren zu dessen Herstellung angegeben.
(EN)A method for producing a multiplicity of semiconductor chips (13) is provided, comprising the following steps: - providing a wafer (1) comprising a multiplicity of semiconductor bodies (2), wherein separating lines (9) are arranged between the semiconductor bodies (2), - depositing a contact layer (10) on the wafer (1), wherein the material of the contact layer (10) is chosen from the following group: platinum, rhodium, palladium, gold, and the contact layer (10) has a thickness of between 8 nanometres and 250 nanometres, inclusive, - applying the wafer (1) to a film (11), - at least partially severing the wafer (1) in the vertical direction along the separating lines (9) or introducing fracture nuclei (12) into the wafer (1) along the separating lines (9), and - breaking the wafer (1) along the separating lines (9) or expanding the film (11) such that a spatial separation of the semiconductor chips (13) takes place, wherein the contact layer (10) is also separated. A semiconductor chip, a component and a method for producing the latter are also provided.
(FR)La présente invention concerne un procédé permettant de fabriquer une pluralité de puces semi-conductrices (13) avec les étapes suivantes: - fourniture d'une plaquette (1) comportant une pluralité de corps semi-conducteurs (2), des lignes de séparation (9) étant disposées entre les corps semi-conducteurs (2); - dépôt d'une couche de contact (10) sur la plaquette (1), le matériau de la couche de contact (10) étant choisi dans le groupe constitué par platine, rhodium, palladium, et or, et la couche de contact (10) présentant une épaisseur comprise entre 8 nanomètres et 250 nanomètres; - positionnement de la plaquette (1) sur un film (11); - sectionnement, au moins partielle, de la plaquette (1) dans le sens vertical le long des lignes de séparation (9) ou introduction de séparations (12) dans la plaquette (1) le long des lignes de séparation, et - séparation de la plaquette (1) le long des lignes de séparation (9) ou extension du film (11) de sorte qu'une séparation spatiale ait lieu au niveau des puces semi-conductrices (13), la couche de contact (10) étant également séparée. L'invention concerne en outre une puce semi-conductrice, un composant et un procédé de fabrication dudit composant.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: German (DE)
Filing Language: German (DE)