WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2016085588) VOLTAGE LEVEL SHIFTER CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/085588    International Application No.:    PCT/US2015/056465
Publication Date: 02.06.2016 International Filing Date: 20.10.2015
IPC:
H03K 19/0185 (2006.01)
Applicants: INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054 (US)
Inventors: TRIVEDI, Amit R.; (US).
KULKARNI, Jaydeep P.; (US).
TOKUNAGA, Carlos; (US).
KHELLAH, Muhammad M.; (US).
TSCHANZ, James W.; (US)
Agent: PARKER, Wesley E.; (US)
Priority Data:
14/553,934 25.11.2014 US
Title (EN) VOLTAGE LEVEL SHIFTER CIRCUIT
(FR) CIRCUIT DE DÉCALAGE DE NIVEAU DE TENSION
Abstract: front page image
(EN)Embodiments include apparatuses, methods, and systems for voltage level shifting a data signal between a low voltage domain and a high voltage domain. In embodiments, a voltage level shifter circuit may include adaptive keeper circuitry, enhanced interruptible supply circuitry, and/or capacitive boosting circuitry to reduce a minimum voltage of the low voltage domain that is supported by the voltage level shifter circuit. Other embodiments may be described and claimed.
(FR)Des modes de réalisation de l'invention concernent des appareils, des procédés et des systèmes pour le décalage de niveau de tension d'un signal de données entre un domaine de basse tension et un domaine de haute tension. Dans des modes de réalisation, un circuit de décalage de niveau de tension peut comprendre un ensemble de circuits de maintien adaptatif, un ensemble de circuits d'alimentation interruptible amélioré et/ou un ensemble de circuits d'amplification capacitif pour réduire une tension minimale du domaine de basse tension qui est pris en charge par le circuit de décalage de niveau de tension. La présente invention se rapporte également à d'autres modes de réalisation.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)