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1. (WO2016064454) DYNAMIC SELECTION OF OUTPUT DELAY IN A MEMORY CONTROL DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2016/064454 International Application No.: PCT/US2015/034910
Publication Date: 28.04.2016 International Filing Date: 09.06.2015
IPC:
G06F 13/16 (2006.01) ,G11C 11/4076 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
13
Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
14
Handling requests for interconnection or transfer
16
for access to memory bus
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
11
Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
21
using electric elements
34
using semiconductor devices
40
using transistors
401
forming cells needing refreshing or charge regeneration, i.e. dynamic cells
4063
Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
407
for memory cells of the field-effect type
4076
Timing circuits
Applicants: XILINX, INC.[US/US]; Attn: Legal Dept. 2100 Logic Drive San Jose, CA 95124, US
Inventors: CHOKSEY, Dhruv; US
MAGEE, Terence, J.; US
Agent: HSU, Frederick; US
Priority Data:
14/519,56221.10.2014US
Title (EN) DYNAMIC SELECTION OF OUTPUT DELAY IN A MEMORY CONTROL DEVICE
(FR) SÉLECTION DYNAMIQUE DE RETARD DE SORTIE DANS UN DISPOSITIF DE COMMANDE DE MÉMOIRE
Abstract:
(EN) In an example, a memory control device (104) includes an output circuit (310), an output delay unit (312), and a write-levelization controller (302). The output circuit is coupled to provide an output signal comprising a data signal or data strobe signal for a synchronous dynamic random access memory (SDRAM) system (106) having a plurality of ranks. The output delay unit is coupled to apply an output delay to a bitstream to be transmitted to generate the output signal. The output delay includes an aggregate of a de-skew delay and a write- levelization delay. The write-levelization delay controller is coupled to adjust the write-levelization delay for each write transaction to the SDRAM system of a plurality of write transactions based on a selected rank of the plurality of ranks. The de-skew delay is the same across the plurality of ranks for each of the plurality of write transactions.
(FR) Dans un exemple, un dispositif de commande de mémoire (104) comprend un circuit de sortie (310), une unité de retard de sortie (312), et un dispositif de commande de nivellement d'écriture (302). Le circuit de sortie est couplé de manière à fournir un signal de sortie comprenant un signal de données ou un signal d'échantillonnage de données pour un système de mémoire à accès aléatoire dynamique synchrone (SDRAM) (106) ayant une pluralité de rangs. L'unité de retard de sortie est couplée de manière à appliquer un retard de sortie à un train de bits à transmettre pour générer le signal de sortie. Le retard de sortie comprend un agrégat d'un retard de correction de désalignement et d'un retard de nivellement d'écriture. Le dispositif de commande de retard de nivellement d'écriture est couplé de manière à ajuster le retard de nivellement d'écriture pour chaque transaction d'écriture au système SDRAM d'une pluralité de transactions d'écriture sur la base d'un rang sélectionné de la pluralité de rangs. Le retard de correction de désalignement est le même à travers la pluralité de rangs pour chacune de la pluralité de transactions d'écriture.
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Publication Language: English (EN)
Filing Language: English (EN)