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1. (WO2016063458) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2016/063458 International Application No.: PCT/JP2015/004938
Publication Date: 28.04.2016 International Filing Date: 29.09.2015
IPC:
H01L 21/822 (2006.01) ,H01L 21/82 (2006.01) ,H01L 27/04 (2006.01)
Applicants: SOCIONEXT INC.[JP/JP]; 2-10-23 Shin-Yokohama, Kohoku-Ku, Yokohama-shi, Kanagawa 2220033, JP
Inventors: MATSUI, Tooru; null
YOSHIMURA, Masahiro; null
Agent: MAEDA & PARTNERS; Shin-Daibiru Bldg. 23F, 2-1, Dojimahama 1-chome, Kita-ku, Osaka-shi, Osaka 5300004, JP
Priority Data:
2014-21733424.10.2014JP
Title (EN) SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) DISPOSITIF DE CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) 半導体集積回路装置
Abstract: front page image
(EN) The objective of the invention is to provide, for semiconductor integrated circuit devices, a structure that can sufficiently ensure an ESD protection capability and a power supply capability for I/O cells without causing increase of the circuit area. In I/O cell columns (10A, 10B), I/O cells (11A, 11B) each for supplying a power supply potential or a ground potential are connected to each other via a power supply sharing wire (31). The I/O cells (11A, 11B) are located at such positions that the I/O cells (11A, 11B) overlie each other in a first direction along which I/O cells (10) are aligned. The power supply sharing wire (31) extends in a second direction orthogonal to the first direction and is connected to first pads (21a, 21b) existing at positions that are closest to the power supply sharing wire (31) in the first direction.
(FR) L'objet de l'invention est de pourvoir, pour des dispositifs de circuits intégrés à semi-conducteurs, à une structure qui peut suffisamment garantir une capacité de protection ESD et une capacité d'alimentation pour des cellules E/S sans provoquer d'augmentation de la zone de circuit. Dans des colonnes de cellules E/S (10A, 10B), les cellules E/S (11A, 11B), chacune destinée à fournir un potentiel d'alimentation en énergie ou un potentiel de masse, sont connectées les unes aux autres par le biais d'un fil de partage d'alimentation en énergie (31). Les cellules E/S (11A, 11B) sont situées en des positions telles que les cellules E/S (11A, 11B) se chevauchent les unes les autres dans une première direction le long desquelles les cellules E/S (10) sont alignées. Le fil de partage d'alimentation en énergie (31) s'étend dans une seconde direction orthogonale à la première direction et est connecté à des premiers plots (21a, 21b) existant au niveau de positions qui sont les plus proches du fil de partage d'alimentation en énergie (31) dans la première direction.
(JA)  半導体集積回路装置について、回路面積の増加を招くことなく、I/Oセルに対する電源供給能力およびESD保護能力を十分に確保可能な構成を提供する。I/Oセル列(10A,10B)において、電源電位または接地電位を供給するためのI/Oセル(11A,11B)が電源共有配線(31)によって互いに接続されている。I/Oセル(11A,11B)は、I/Oセル(10)が並ぶ第1方向において重なりを有する位置に配置されており、電源共有配線(31)は、第1方向と垂直をなす第2方向に延び、かつ、第1方向において最も近い位置にある第1パッド(21a,21b)に接続されている。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)