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1. (WO2016060012) METHOD FOR PRODUCING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICES, AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/060012    International Application No.:    PCT/JP2015/078334
Publication Date: 21.04.2016 International Filing Date: 06.10.2015
IPC:
H01L 21/8247 (2006.01), H01L 21/336 (2006.01), H01L 27/10 (2006.01), H01L 27/115 (2006.01), H01L 29/788 (2006.01), H01L 29/792 (2006.01)
Applicants: FLOADIA CORPORATION [JP/JP]; 30-9, Ogawahigashicho 1-chome, Kodaira-shi, Tokyo 1870031 (JP)
Inventors: TANIGUCHI Yasuhiro; (JP).
KAWASHIMA Yasuhiko; (JP).
KASAI Hideo; (JP).
SAKURAI Ryotaro; (JP).
SHINAGAWA Yutaka; (JP).
OKUYAMA Kosuke; (JP)
Agent: YOSHIDA Tadanori; (JP)
Priority Data:
2014-211096 15.10.2014 JP
Title (EN) METHOD FOR PRODUCING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICES, AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE
(FR) PROCÉDÉ POUR PRODUIRE DES DISPOSITIFS À CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR, ET DISPOSITIF À CIRCUIT INTÉGRÉ À SEMI-CONDUCTEUR
(JA) 半導体集積回路装置の製造方法、および半導体集積回路装置
Abstract: front page image
(EN)A method for producing semiconductor integrated circuit devices is provided which, during a photomask step for forming logic gate electrodes (G5, G6) in a peripheral circuit region (ER2), is capable of simultaneously dividing surrounding conductive layers (Ga, Gb) in a memory circuit region (ER1), to form first selection gate electrodes (G2a, G2b) and second selection gate electrodes (G3a, G3b) which are electrically separated. Accordingly, an extra dedicated photomask step for processing only the memory circuit region (ER1) does not need to be further added to a conventional dedicated photomask step for processing only the memory circuit region, even in cases when forming the first selection gate electrodes (G2a, G2b) and the second selection gate electrodes (G3a, G3b) which are capable of being independently controlled, and thus production costs can be reduced. Also provided is a semiconductor integrated circuit device.
(FR)La présente invention concerne un procédé pour produire des dispositifs à circuit intégré à semi-conducteur qui, pendant une étape à photomasque de formation d'électrodes grilles logiques (G5, G6) dans une région de circuit périphérique (ER2), est capable de diviser simultanément des couches conductrices environnantes (Ga, Gb) dans une région de circuit à mémoire (ER1), pour former des premières électrodes grilles de sélection (G2a, G2b) et des secondes électrodes grilles de sélection (G3a, G3b) qui sont électriquement séparées. En conséquence, une étape à photomasque dédiée supplémentaire pour traiter seulement la région de circuit à mémoire (ER1) n'a pas besoin d'être ajoutée en plus à une étape à photomasque dédiée classique pour traiter seulement la région de circuit à mémoire, même dans des cas de la formation des premières électrodes grilles de sélection (G2a, G2b) et des secondes électrodes grilles de sélection (G3a, G3b) qui peuvent être commandées indépendamment, et ainsi les coûts de production peuvent être réduits. La présente invention concerne également un dispositif à circuit intégré à semi-conducteur.
(JA) 周辺回路領域(ER2)のロジックゲート電極(G5,G6)を形成するフォトマスク工程の際に、同時にメモリ回路領域(ER1)の周回導電層(Ga,Gb)も分断して、電気的に分離した第1選択ゲート電極(G2a,G2b)および第2選択ゲート電極(G3a,G3b)を形成できることから、独立して制御可能な第1選択ゲート電極(G2a,G2b)および第2選択ゲート電極(G3a,G3b)を形成する場合でも、従来のメモリ回路領域だけを加工する専用フォトマスク工程に加えて、さらにメモリ回路領域(ER1)だけを加工する専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる、半導体集積回路装置の製造方法、および半導体集積回路装置を提案する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)