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1. (WO2016058343) IO INTERFACE LEVEL SHIFT CIRCUIT, IO INTERFACE LEVEL SHIFT METHOD AND STORAGE MEDIUM
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2016/058343 International Application No.: PCT/CN2015/076527
Publication Date: 21.04.2016 International Filing Date: 14.04.2015
IPC:
H03K 19/0175 (2006.01)
Applicants: SANECHIPS TECHNOLOGY CO., LTD.[CN/CN]; ZTE Industrial Park, Liuxian Avenue, Xili Street, Nanshan District Shenzhen, Guangdong 518055, CN
Inventors: CUI, Hailiang; CN
Agent: CHINA PAT INTELLECTUAL PROPERTY OFFICE; 2nd Floor, Zhongguancun Intellectual Property Building, Block B, No.21 Haidian South Road, Haidian Beijing 100080, CN
Priority Data:
201410549552.816.10.2014CN
Title (EN) IO INTERFACE LEVEL SHIFT CIRCUIT, IO INTERFACE LEVEL SHIFT METHOD AND STORAGE MEDIUM
(FR) CIRCUIT DE DÉCALAGE DE NIVEAU D'INTERFACE D'E/S, PROCÉDÉ DE DÉCALAGE DE NIVEAU D'INTERFACE D'E/S ET SUPPORT DE STOCKAGE
(ZH) IO接口电平转换电路、IO接口电平转换方法及存储介质
Abstract: front page image
(EN) Provided is an IO interface level shift circuit, comprising: an intermediate level generation circuit (11) and a level shift circuit (12). The intermediate level generation circuit is configured to provide an intermediate level Vdd_io of an IO interface. The level shift circuit is configured to convert an external logical signal into a signal in an internal power domain of a chip according to the intermediate level Vdd_io of the IO interface. Also provided are an IO interface level shift method and a storage medium. The interface level shift circuit enables level shift on an external IO signal at any level in a voltage withstanding domain of a device without adding a power domain suitable for an external IO level in the circuit.
(FR) La présente invention concerne un circuit de décalage de niveau d'interface d'E/S qui comprend un circuit de génération de niveau intermédiaire (11) et un circuit de décalage de niveau (12). Le circuit de génération de niveau intermédiaire est configuré pour fournir un niveau intermédiaire Vdd_io d'une interface d'E/S. Le circuit de décalage de niveau est configuré pour convertir un signal logique externe en un signal dans un domaine de puissance interne d'une puce selon le niveau intermédiaire Vdd_io de l'interface E/S. La présente invention concerne également un procédé de décalage de niveau d'interface d'E/S et un support de stockage. Le circuit de décalage de niveau d'interface permet de décaler un niveau d'un signal d'E/S externe à un quelconque niveau dans un domaine résistant à la tension d'un dispositif sans ajouter un domaine de puissance approprié pour un niveau d'E/S externe dans le circuit.
(ZH) 提供了一种IO接口电平转换电路,包括:中间电平产生电路(11)、电平转换电路(12),其中,所述中间电平产生电路,配置为提供IO接口的中间电平Vdd_io;所述电平转换电路,配置为根据IO接口的中间电平Vdd_io,将外部逻辑信号转换为芯片内部电源域的信号。还提供了一种IO接口电平转换方法及存储介质。该接口电平转换电路能够将器件耐压域内的任意电平的外部IO信号进行电平转换而不用在电路内部增加适用于外部IO电平的电源域。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)