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1. (WO2016058174) BARRIER LAYER REMOVAL METHOD AND SEMICONDUCTOR STRUCTURE FORMING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/058174    International Application No.:    PCT/CN2014/088810
Publication Date: 21.04.2016 International Filing Date: 17.10.2014
IPC:
H01L 21/465 (2006.01)
Applicants: ACM RESEARCH (SHANGHAI) INC. [CN/CN]; Bld. 4, No. 1690 Cailun Road, Zhangjiang High-tech Park Shanghai 201203 (CN)
Inventors: JIN, Yinuo; (CN).
DAI, Yingwei; (CN).
WANG, Jian; (CN).
WANG, Hui; (CN)
Agent: SHANGHAI PATENT & TRADEMARK LAW OFFICE, LLC; 435 Guiping Road Shanghai 200233 (CN)
Priority Data:
Title (EN) BARRIER LAYER REMOVAL METHOD AND SEMICONDUCTOR STRUCTURE FORMING METHOD
(FR) PROCÉDÉ D'ÉLIMINATION DE COUCHE D'ARRÊT ET PROCÉDÉ DE FORMATION DE STRUCTURE SEMICONDUCTRICE
Abstract: front page image
(EN)Provided is a barrier layer removal method, wherein the barrier layer includes at least one layer of cobalt or ruthenium, comprising: removing the layer of cobalt or ruthenium which is formed on non-recessed areas of a semiconductor structure by electropolishing. Also provided is a semiconductor structure forming method, comprising: providing a semiconductor structure which includes a dielectric layer, a hard mask layer formed on the dielectric layer, recessed areas formed on the hard mask layer and the dielectric layer, a barrier layer including at least one layer of cobalt or ruthenium formed on the hard mask layer, sidewalls of the recessed areas and bottoms of the recessed areas, a metal layer formed on the layer of cobalt or ruthenium and filling the recessed areas; removing the metal layer and the layer of cobalt or ruthenium both of which are formed on non-recessed areas by electropolishing; removing the hard mask layer by thermal flow etching.
(FR)L'invention concerne un procédé d'élimination de la couche d'arrêt, laquelle couche d'arrêt comprend au moins une couche de cobalt ou de ruthénium, lequel procédé comprend : l'élimination de la couche de cobalt ou de ruthénium qui est formée sur des zones non en retrait d'une structure semiconductrice par polissage électrolytique. L'invention concerne également un procédé de formation de structure semiconductrice, comprenant : la fourniture d'une structure semiconductrice qui comprend une couche diélectrique, une couche de masque dur formée sur la couche diélectrique, des zones en retrait formées sur la couche de masque dur et la couche diélectrique, une couche d'arrêt comprenant au moins une couche de cobalt ou de ruthénium formée sur la couche de masque dur, des parois latérales des zones en retrait et des fonds des zones en retrait, une couche métallique formée sur la couche de cobalt ou de ruthénium et remplissant les zones en retrait ; l'élimination de la couche métallique et de la couche de cobalt ou de ruthénium, lesquelles sont toutes deux formées sur des zones non en retrait par polissage électrolytique ; l'élimination de la couche de masque dur par gravure à flux thermique.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)