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1. (WO2016056071) COLUMNAR SEMICONDUCTOR MEMORY DEVICE AND PRODUCTION METHOD THEREFOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/056071    International Application No.:    PCT/JP2014/076859
Publication Date: 14.04.2016 International Filing Date: 07.10.2014
Chapter 2 Demand Filed:    27.02.2015    
IPC:
H01L 21/8247 (2006.01), H01L 27/115 (2006.01)
Applicants: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza, 179098 (SG) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
MASUOKA Fujio [JP/JP]; (JP) (US only).
HARADA Nozomu [JP/JP]; (JP) (US only)
Inventors: MASUOKA Fujio; (JP).
HARADA Nozomu; (JP)
Agent: KIMURA Mitsuru; (JP)
Priority Data:
Title (EN) COLUMNAR SEMICONDUCTOR MEMORY DEVICE AND PRODUCTION METHOD THEREFOR
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS EN COLONNES ET SON PROCÉDÉ DE FABRICATION
(JA) 柱状半導体メモリ装置及びその製造方法
Abstract: front page image
(EN)Provided is a columnar semiconductor memory device having, surrounding the periphery of Si columns (4a, 4b, 4c, 4d) arranged in at least two rows, a tunnel insulation layer (11a, 11b, 11c, 11d); a data charge storage insulation layer (12); a first interlayer insulation layer (13); a second interlayer insulation layer (17a1, 17a2, 17an); a third interlayer insulation layer (17b1, 17b2, 17bn); and first conductor layers (16a1, 16a2, 16an) and second conductor layers (16b1, 16b2, 16bn) lying at the same position in the vertical direction. The first conductor layers and second conductor layers of Si columns arranged in an X direction extend so as to sandwich a row of semiconductor columns. The first conductor layers and second conductor layers facing a semiconductor column are arc-shaped, and the arcs of adjacent first conductor layers and second conductor layers are in contact with each other. The pitch of the Si columns in the X direction is shorter than the pitch in the Y direction.
(FR)L'invention concerne un dispositif de mémoire à semi-conducteurs en colonnes comportant une couche d'isolation à effet tunnel (11a, 11b, 11c, 11d) entourant la périphérie de colonnes de Si (4a, 4b, 4c, 4d) disposées en au moins deux rangées; une couche d'isolation de stockage de charge de données (12); une première couche d'isolation intercouche (13); une deuxième couche d'isolation intercouche (17a1, 17a2, 17an); une troisième couche d'isolation intercouche (17b1, 17b2, 17bn); et des premières couches conductrices (16a1, 16a1, 16an) et des secondes couches conductrices (16b1, 16b2, 16bn) disposées à la même position dans la direction verticale. Les premières couches conductrices et les secondes couches conductrices de colonnes de Si agencées dans une direction X s'étendent de façon à prendre en sandwich une rangée de colonnes semi-conductrices. Les premières couches conductrices et les secondes couches conductrices faisant face à une colonne semi-conductrice présentent une forme arquée, et les arcs des premières couches conductrices et des secondes couches conductrices adjacentes sont en contact les uns avec les autres. Le pas des colonnes de Si dans la direction X est inférieur au pas dans la direction Y.
(JA) 柱状半導体メモリ装置は、少なくとも2列に並んだSi柱(4a、4b、4c、4d)の外周を囲む、トンネル絶縁層(11a、11b、11c、11d)と、データ電荷蓄積絶縁層(12)と、第1の層間絶縁層(13)と、第2の層間絶縁層(17a1、17a2、17an)と、第3の層間絶縁層(17b1、17b2、17bn)と、同じ垂直方向の位置にある第1の導体層(16a1、16a2、16an)と第2の導体層(16b1、16b2、16bn)を有する。X方向に配列したSi柱の、第1の導体層及び第2の導体層が半導体柱の一列を挟むように延びている。半導体柱に対面する第1の導体層及び第2の導体層の形状は円弧状であり、隣接する第1の導体層及び第2の導体層の円弧同士は接している。Si柱のX方向ピッチ長はY方向ピッチ長より短い。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)