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1. (WO2016055913) LOGIC CIRCUIT, PROCESSING UNIT, ELECTRONIC COMPONENT, AND ELECTRONIC DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/055913    International Application No.:    PCT/IB2015/057512
Publication Date: 14.04.2016 International Filing Date: 01.10.2015
IPC:
H03K 3/3562 (2006.01), H01L 21/28 (2006.01), H01L 21/8234 (2006.01), H01L 27/088 (2006.01), H01L 29/786 (2006.01)
Applicants: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. [JP/JP]; 398, Hase Atsugi-shi, Kanagawa 2430036 (JP)
Inventors: UESUGI, Wataru; (JP).
TAMURA, Hikaru; .
ISOBE, Atsuo;
Priority Data:
2014-209506 10.10.2014 JP
Title (EN) LOGIC CIRCUIT, PROCESSING UNIT, ELECTRONIC COMPONENT, AND ELECTRONIC DEVICE
(FR) CIRCUIT LOGIQUE, UNITÉ DE TRAITEMENT, COMPOSANT ÉLECTRONIQUE ET DISPOSITIF ÉLECTRONIQUE
Abstract: front page image
(EN)A retention circuit provided in a logic circuit enables power gating. The retention circuit includes a first terminal, a node, a capacitor, and first to third transistors. The first transistor controls electrical connection between the first terminal and an input terminal of the logic circuit. The second transistor controls electrical connection between an output terminal of the logic circuit and the node. The third transistor controls electrical connection between the node and the input terminal of the logic circuit. A gate of the first transistor is electrically connected to a gate of the second transistor. In a data retention period, the node becomes electrically floating. The voltage of the node is held by the capacitor.
(FR)La présente invention concerne un circuit de rétention situé dans un circuit logique et permettant un portillonnage d'alimentation. Le circuit de rétention comprend une première borne, un nœud, un condensateur et des premier à troisième transistors. Le premier transistor commande la connexion électrique entre la première borne et une borne d'entrée du circuit logique. Le deuxième transistor commande la connexion électrique entre une borne de sortie du circuit logique et le nœud. Le troisième transistor commande la connexion électrique entre le nœud et la borne d'entrée du circuit logique. Une grille du premier transistor est connectée électriquement à une grille du second transistor. Dans une période de rétention de données, le nœud devient électriquement flottant. La tension du nœud est maintenue par le condensateur.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)