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1. (WO2016055903) SEMICONDUCTOR DEVICE, CIRCUIT BOARD, AND ELECTRONIC DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/055903    International Application No.:    PCT/IB2015/057436
Publication Date: 14.04.2016 International Filing Date: 29.09.2015
IPC:
H01L 21/8242 (2006.01), G11C 11/4097 (2006.01), H01L 21/8234 (2006.01), H01L 27/088 (2006.01), H01L 27/108 (2006.01), H01L 29/786 (2006.01)
Applicants: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. [JP/JP]; 398, Hase Atsugi-shi Kanagawa 2430036 (JP)
Inventors: ONUKI, Tatsuya; (JP).
KATO, Kiyoshi; .
UESUGI, Wataru; .
ISHIZU, Takahiko;
Priority Data:
2014-208996 10.10.2014 JP
2014-227326 07.11.2014 JP
2015-148775 28.07.2015 JP
Title (EN) SEMICONDUCTOR DEVICE, CIRCUIT BOARD, AND ELECTRONIC DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR, CARTE DE CIRCUIT IMPRIMÉ ET DISPOSITIF ÉLECTRONIQUE
Abstract: front page image
(EN)A semiconductor device with low power consumption or a semiconductor device with a reduced area is provided. The semiconductor device includes a cell array including a first memory cell and a second memory cell; and a sense amplifier circuit including a first sense amplifier and a second sense amplifier. The cell array is over the sense amplifier circuit. The first sense amplifier is electrically connected to the first memory cell through a first wiring BL. The second sense amplifier is electrically connected to the second memory cell through a second wiring BL. The first sense amplifier and the second sense amplifier are electrically connected to a wiring GBL. The sense amplifier circuit is configured to select one of a potential of the first wiring BL and a potential of the second wiring BL and output the selected potential to the wiring GBL.
(FR)La présente invention porte sur un dispositif à semi-conducteur à faible consommation d'énergie ou un dispositif à semi-conducteur à superficie réduite. Le dispositif à semi-conducteur comprend une matrice de cellules comprenant une première cellule de mémoire et une deuxième cellule de mémoire ; et un circuit amplificateur de lecture comprenant un premier amplificateur de lecture et un deuxième amplificateur de lecture. La matrice de cellules est située sur le circuit amplificateur de lecture. Le premier amplificateur de lecture est connecté électriquement à la première cellule de mémoire par l'intermédiaire d'un premier câblage BL. Le deuxième amplificateur de lecture est connecté électriquement à la deuxième cellule de mémoire par l'intermédiaire d'un deuxième câblage BL. Le premier amplificateur de lecture et le deuxième amplificateur de lecture sont connectés électriquement à un câblage GBL. Le circuit amplificateur de lecture est configuré pour sélectionner un potentiel parmi un potentiel du premier câblage BL et un potentiel du deuxième câblage BL et délivrer le potentiel sélectionné au câblage GBL.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)