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1. (WO2016055541) SYSTEM ON A CHIP HAVING HIGH OPERATING CERTAINTY
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2016/055541    International Application No.:    PCT/EP2015/073183
Publication Date: 14.04.2016 International Filing Date: 07.10.2015
IPC:
G06F 15/78 (2006.01), G06F 13/16 (2006.01), G06F 11/00 (2006.01)
Applicants: SAFRAN ELECTRONICS & DEFENSE [FR/FR]; 18/20 Quai du Point du Jour 92100 Boulogne-Billancourt (FR)
Inventors: LIU, Céline; (FR).
CHARRIER, Nicolas; (FR).
MARTI, Nicolas; (FR)
Agent: REGIMBEAU; 20, rue de Chazelles F-75847 Paris Cedex 17 (FR)
Priority Data:
1459607 07.10.2014 FR
Title (EN) SYSTEM ON A CHIP HAVING HIGH OPERATING CERTAINTY
(FR) SYSTÈME EMBARQUÉ SUR PUCE À HAUTE SÛRETÉ DE FONCTIONNEMENT
Abstract: front page image
(EN)The invention concerns a system on a chip (100) comprising a set of master modules which includes a main processing module (101a) and a direct memory access controller (DMA) (102a) associated with said module (101a), and at least one secondary processing module (101b) and a DMA (102b) associated with said module (101b), and slave modules; each master module being configured for connection to a clock source, a power supply, and slave modules which include a set of proximity peripherals (105a,b), at least one internal memory (104a,b) and a set (106) of peripherals and external memories shared by the master modules; said clock source, power supply, proximity peripherals (105a,b) and a cache memory (103a,b) of a master processing module and its DMA being dedicated to said master processing module and not shared with the other processing modules of the set of master modules; and said at least one internal memory (104a,b) of each master processing module and its DMA being dedicated to said master processing module, said main processing module (101a) being nevertheless able to access same.
(FR)L'invention concerne un système embarqué sur une puce (100) comprenant un ensemble de modules maîtres parmi un module de traitement principal (101a) et un contrôleur d'accès direct à la mémoire (DMA) (102a) associé (101a), et au moins un module de traitement secondaire (101b) et un DMA (102b) associé (101b), et de modules esclaves, chaque module maître étant configuré pour être connecté à une source d'horloge, une alimentation, et des modules esclaves parmi : un ensemble périphériques de proximité (105a,b), au moins une mémoire interne (104a,b), et un ensemble (106) de périphériques et de mémoires externes partagés par les modules maîtres, ladite source d'horloge, l'alimentation, les périphériques de proximité (105a,b) et une mémoire cache (103a,b) d'un module de traitement maître et de son DMA étant dédiés audit module de traitement maître et non partagés avec les autres modules de traitement de l'ensemble de modules maîtres, ladite au moins une mémoire interne (104a,b) de chaque module de traitement maître et de son DMA étant dédiée audit module de traitement maître, ledit module de traitement principal pouvant toutefois y accéder (101a).
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: French (FR)
Filing Language: French (FR)