Some content of this application is unavailable at the moment.
If this situation persist, please contact us atFeedback&Contact
1. (WO2016054289) DIGITAL OPEN LOOP DUTY CYCLE CORRECTION CIRCUIT
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2016/054289 International Application No.: PCT/US2015/053362
Publication Date: 07.04.2016 International Filing Date: 30.09.2015
IPC:
H03K 3/86 (2006.01)
H ELECTRICITY
03
BASIC ELECTRONIC CIRCUITRY
K
PULSE TECHNIQUE
3
Circuits for generating electric pulses; Monostable, bistable or multistable circuits
86
Generating pulses by means of delay lines and not covered by the preceding subgroups
Applicants:
TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474, Mail Station 3999 Dallas, TX 75265-5474, US
TEXAS INSTRUMENTS JAPAN LIMITED [JP/JP]; 24-1, Nishi-Shinjuku 6-chome Shinjuku-ku Tokyo, 160-8366, JP (JP)
Inventors:
AREMALLAPUR, Nagalinga, Swamy Basayya; IN
Agent:
DAVIS, Michael, A, Jr.; US
Priority Data:
14/501,48830.09.2014US
Title (EN) DIGITAL OPEN LOOP DUTY CYCLE CORRECTION CIRCUIT
(FR) CIRCUIT DE CORRECTION DE RAPPORT CYCLIQUE EN BOUCLE OUVERTE NUMÉRIQUE
Abstract:
(EN) A duty cycle correction (DCC) circuit ( 100) includes a master delay line ( 104) that receives an input clock (102) and determines a period of the input clock (102). A calibration module (106) is coupled to the master delay line (104) and generates a calibration code based on a desired duty cycle and the period of the input clock. A slave delay line (108) generates a delayed input clock (109) based on the input clock (102) and the calibration code. A clock generation module (110) generates an output clock (112), having the desired duty cycle, in response to the input clock (102) and the delayed input clock (109).
(FR) L'invention porte sur un circuit de correction de rapport cyclique (DCC) (100) qui comprend une ligne à retard maître (104) qui reçoit une horloge d'entrée (102) et détermine une période de l'horloge d'entrée (102). Un module d'étalonnage (106) est couplé à la ligne à retard maître (104) et génère un code d'étalonnage sur la base d'un rapport cyclique souhaité et de la période de l'horloge d'entrée. Une ligne à retard esclave (108) génère une horloge d'entrée retardée (109) sur la base de l'horloge d'entrée (102) et du code d'étalonnage. Un module de génération d'horloge (110) génère une horloge de sortie (112), ayant le rapport cyclique souhaité, en réponse à l'horloge d'entrée (102) et à l'horloge d'entrée retardée (109).
front page image
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)