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Pub. No.:    WO/2016/052261    International Application No.:    PCT/JP2015/076698
Publication Date: 07.04.2016 International Filing Date: 18.09.2015
H01L 29/78 (2006.01), H01L 21/8234 (2006.01), H01L 27/04 (2006.01), H01L 27/06 (2006.01), H01L 29/06 (2006.01), H01L 29/12 (2006.01), H01L 29/47 (2006.01), H01L 29/861 (2006.01), H01L 29/868 (2006.01), H01L 29/872 (2006.01)
Applicants: MITSUBISHI ELECTRIC CORPORATION [JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310 (JP)
Inventors: EBIHARA Kohei; (JP).
HINO Shiro; (JP).
Agent: YOSHITAKE Hidetoshi; (JP)
Priority Data:
2014-203275 01.10.2014 JP
(JA) 半導体装置
Abstract: front page image
(EN)Provided is a semiconductor device which makes it possible to increase a current value flowing through a chip overall until operation of p-n diodes in unit cells near an end, and to reduce chip size and thereby reduce chip cost. The invention is provided with: a second well region (31) formed on both sides, as seen in plan view, of the entirety of a plurality of first well regions (30); second ohmic electrodes (70) provided on the second well region; third spacing regions (23) of a first electroconductive type formed penetrating in the depth direction from a second well region surface layer, at a position closer to the first well regions than the second ohmic electrodes in the second well region; and second Schottky electrodes (75) provided on the third spacing regions.
(FR)L'invention concerne un dispositif à semiconducteurs qui permet d'augmenter globalement une valeur de courant circulant à travers une puce jusqu'à ce que le fonctionnement de diodes p-n dans des cellules unitaires approche de sa fin, et de réduire la taille de la puce et donc le coût de la puce. L'invention comporte: une deuxième région (31) de puits formée de part et d'autre, dans une vue en plan, de la totalité d'une pluralité de premières régions (30) de puits; des deuxièmes électrodes ohmiques (70) placées sur la deuxième région de puits; des troisièmes régions (23) d'espacement d'un premier type de conductivité électrique formées en pénétrant dans le sens de la profondeur à partir d'une couche de surface de deuxième région de puits, dans une position plus proche des premières régions de puits que les deuxièmes électrodes ohmiques dans la deuxième région de puits; et des deuxièmes électrodes (75) de Schottky placées sur les troisièmes régions d'espacement.
(JA) 終端近傍のユニットセルにおけるpnダイオードが動作するまでにチップ全体に流す電流値を増大させ、チップサイズの縮小とそれによるチップコストの低減を可能とする半導体装置を提供する。複数の第1ウェル領域(30)全体を平面視上挟んで形成された第2ウェル領域(31)と、第2ウェル領域上に設けられた第2オーミック電極(70)と、第2ウェル領域内の第2オーミック電極よりも第1ウェル領域に近い位置において、第2ウェル領域表層から深さ方向に貫通して形成された第1導電型の第3離間領域23と、第3離間領域上に設けられた第2ショットキー電極(75)とを備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)