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Pub. No.: WO/2015/125793 International Application No.: PCT/JP2015/054346
Publication Date: 27.08.2015 International Filing Date: 17.02.2015
H02H 9/02 (2006.01) ,H02J 1/00 (2006.01)
Applicants: YAZAKI CORPORATION[JP/JP]; 4-28, Mita 1-chome, Minato-ku, Tokyo 1088333, JP
Inventors: MATSUSHITA Yoshinori; JP
Agent: EIKOH PATENT FIRM, P.C.; Toranomon East Bldg. 10F, 7-13, Nishi-Shimbashi 1-chome, Minato-ku, Tokyo 1050003, JP
Priority Data:
(JA) 突入電流抑制回路
Abstract: front page image
(EN) This inrush current suppression circuit suppresses an inrush current flowing to a load, and the load is provided with an input capacitor (10) connected to a power supply (1), and a pair of output terminals (3, 4), which are connected in parallel to the input capacitor (10), and which output a current inputted from the power supply (1). The inrush current suppression circuit is configured from: a FET (5) that is on/off controlled by being connected to the direct current power supply (1); a first inductor (8) connected between a connection point and the FET (5); a reflux diode (9) that connects the cathode to a connection point between the FET (5) and the first inductor (8); and a second inductor connected between the connection point and the anode of the diode. The first and second inductors (8) are configured from a magnetic body covering around an electric wire (L), i.e., a current path.
(FR) L'invention concerne un circuit de suppression de courant d'appel qui supprime un courant d'appel circulant vers une charge, et la charge est pourvue d'un condensateur d'entrée (10) connecté à une alimentation électrique (1), et d'une paire de bornes de sortie (3, 4), qui sont connectées en parallèle avec le condensateur d'entrée (10) et qui délivrent en sortie un courant appliqué en entrée à partir de l'alimentation électrique (1). Le circuit de suppression de courant d'appel est configuré à partir : d'un transistor à effet de champ (TEC) (5) dont le blocage/déblocage est commandé par connexion à l'alimentation en courant continu (1) ; d'une première bobine d'inductance (8) connectée entre un point de connexion et le TEC (5) ; d'une diode de reflux (9) dont la cathode est connectée à un point de connexion entre le TEC (5) et la première bobine d'inductance (8) ; et d'une seconde bobine d'inductance connectée entre le point de connexion et l'anode de la diode. Les première et seconde bobines d'inductance (8) sont configurées à partir d'un revêtement en corps magnétique autour d'un fil électrique (L), c'est-à-dire, un chemin de courant.
(JA)  突入電流抑制回路は、負荷に流れる突入電流を抑制するものであり、この負荷は、電源(1)に接続する入力キャパシタ(10)と、当該入力キャパシタ(10)に並列接続されて電源(1)からの入力電流を出力する一対の出力端子(3,4)とを備えている。突入電流抑制回路は、直流電源(1)と接続されてオンオフ制御されるFET(5)と、接続点とFET(5)との間に接続される第1インダクタ(8)と、FET(5)と第1インダクタ(8)との接続点にカソードを接続する還流ダイオード(9)と、接続点とダイオードのアノードとの間に接続される第2インダクタと、を有している。第1及び第2インダクタ(8)は、電流経路である電線Lの回りを覆う磁性体から構成される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)