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1. (WO2015125621) ELECTRONIC DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/125621    International Application No.:    PCT/JP2015/053216
Publication Date: 27.08.2015 International Filing Date: 05.02.2015
IPC:
H05K 3/24 (2006.01), H01F 17/00 (2006.01), H01F 17/04 (2006.01), H01F 17/06 (2006.01), H05K 1/16 (2006.01)
Applicants: MURATA MANUFACTURING CO., LTD. [JP/JP]; 10-1, Higashikotari 1-chome, Nagaokakyo-shi, Kyoto 6178555 (JP)
Inventors: BANBA, Shinichiro; (JP).
MIZUSHIRO, Masaaki; (JP)
Agent: YANASE, Yuji; (JP)
Priority Data:
2014-032533 24.02.2014 JP
Title (EN) ELECTRONIC DEVICE
(FR) DISPOSITIF ÉLECTRONIQUE
(JA) 電子装置
Abstract: front page image
(EN)The present invention reduces the specific resistance of wiring electrode patterns formed on an insulating layer. This electronic device (1a) comprises: an insulating layer (2); a plurality of upper wiring electrode patterns (6) formed on the upper surface of the insulating layer (2); and a plurality of lower wiring electrode patterns (7) formed on the lower surface of the insulating layer (2). Each of the upper wiring electrode patterns (6) and the lower wiring electrode patterns (7) is formed by: an undercoating electrode layer (8a) formed by an electroconductive paste; and a plating electrode layer (8b) layered on the undercoating electrode layer (8a). In this way, it is possible to reduce the specific resistance of the upper and lower wiring electrode patterns (6, 7) compared to upper and lower wiring electrode patterns (6, 7) constituted only by an undercoating electrode layer (8a) formed by an electroconductive paste.
(FR)La présente invention permet de réduire la résistance spécifique de motifs d'électrode de câblage formés sur une couche isolante. Un dispositif électronique (1a) selon l'invention comprend : une couche isolante (2) ; une pluralité de motifs d'électrode de câblage supérieurs (6) formés sur la surface supérieure de la couche isolante (2) ; et une pluralité de motifs d'électrode de câblage inférieurs (7) formés sur la surface inférieure de la couche isolante (2). Chacun des motifs d'électrode de câblage supérieurs (6) et des motifs d'électrode de câblage inférieurs (7) est formé par : une sous-couche d'électrode (8a) formée par une pâte électroconductrice ; et une couche d'électrode de placage (8b) déposée sur la sous-couche d'électrode (8a). De cette manière, il est possible de réduire la résistance spécifique des motifs d'électrode de câblage supérieurs et inférieurs (6, 7) par comparaison à des motifs d'électrode de câblage supérieurs et inférieurs (6, 7) constitués uniquement par une sous-couche d'électrode (8a) formée par une pâte électroconductrice.
(JA) 絶縁層に形成された配線電極パターンの低比抵抗化を図る。 電子装置1aは、絶縁層2と、絶縁層2の上面に形成された複数の上側配線電極パターン6と、絶縁層2の下面に形成された複数の下側配線電極パターン7とを備え、各上側配線電極パターン6および各下側配線電極パターン7それぞれが、導電性ペーストにより形成された下地電極層8aと、下地電極層8aに積層されためっき電極層8bとにより形成されている。このようにすることで、導電性ペーストで形成された下地電極層8aのみで構成された上側、下側配線電極パターン6,7と比較して、上側、下側配線電極パターン6,7の低比抵抗化を図ることができる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)