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1. (WO2015125471) FIELD-EFFECT TRANSISTOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/125471    International Application No.:    PCT/JP2015/000750
Publication Date: 27.08.2015 International Filing Date: 18.02.2015
IPC:
H01L 21/337 (2006.01), H01L 21/338 (2006.01), H01L 27/098 (2006.01), H01L 29/778 (2006.01), H01L 29/808 (2006.01), H01L 29/812 (2006.01)
Applicants: PANASONIC CORPORATION [JP/JP]; 1006, Oaza Kadoma, Kadoma-shi, Osaka 5718501 (JP)
Inventors: KAJITANI, Ryo; .
TANAKA, Kenichiro; .
ISHIDA, Masahiro; .
UEDA, Tetsuzo;
Agent: TOKUDA, Yoshiaki; (JP)
Priority Data:
2014-031346 21.02.2014 JP
Title (EN) FIELD-EFFECT TRANSISTOR
(FR) TRANSISTOR À EFFET DE CHAMP
(JA) 電界効果トランジスタ
Abstract: front page image
(EN)A sheet resistance of a field-effect transistor is reduced. A channel layer, first spacer layer, second spacer layer, first electronic barrier layer, and second electronic barrier layer are sequentially grown on a main surface of a substrate. Then, a gate recess section is formed, and an ion-implanted section is formed. Then, a third electronic barrier layer and a p-type layer are formed using an MOCVD method again. Then, a p-type layer portion excluding a portion on the gate recess section is removed. Then, ions are implanted to the regrown third electronic barrier layer, and an ion-implanted section is formed again by implanting B ions. Then, a source electrode and a drain electrode are sequentially formed on the third electronic barrier layer. Then, a gate electrode is formed on the p-type layer.
(FR)Selon l'invention, la résistance de couche d'un transistor à effet de champ est réduite. Une couche de canal, une première couche d'espacement, une deuxième couche d'espacement, une première couche barrière électronique et une deuxième couche barrière électronique sont faites croître séquentiellement sur une surface principale d'un substrat. Ensuite, une section de renfoncement de grille est formée, et une section à implantation ionique est formée. Une troisième couche barrière électronique et une couche du type p sont ensuite formées, de nouveau à l'aide d'un procédé MOCVD. Puis une partie de la couche du type p est retirée, à l'exclusion d'une partie présente sur la section de renfoncement de grille. Des ions sont ensuite implantés dans la troisième couche barrière électronique obtenue par recroissance, et une section à implantation ionique est formée de nouveau par implantation d'ions de bore (B). Ensuite, une électrode de source et une électrode de drain sont formées séquentiellement sur la troisième couche barrière électronique. Une électrode de grille est ensuite formée sur la couche du type p.
(JA) 電界効果トランジスタのシート抵抗を低減する。基板の主面上に、チャネル層、第一スペーサ層、第二スペーサ層、第一電子障壁層、第二電子障壁層を順次成長する。次に、ゲートリセス部を形成し、イオン注入部を形成する。次に、再びMOCVD法により第三電子障壁層、p型層を形成する。次に、ゲートリセス部以外のp型層を除去する。次に、再成長した第三電子障壁層にイオン注入を行い、Bイオン注入することによりイオン注入部を再度形成する。次に、ソース電極およびドレイン電極を第三電子障壁層上に順次形成する。次に、p型層上にゲート電極を形成する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)