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1. (WO2015125429) THIN FILM TRANSISTOR ARRAY AND METHOD FOR MANUFACTURING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/125429    International Application No.:    PCT/JP2015/000502
Publication Date: 27.08.2015 International Filing Date: 04.02.2015
IPC:
H01L 21/336 (2006.01), G02F 1/1368 (2006.01), H01L 21/28 (2006.01), H01L 29/786 (2006.01), H01L 51/05 (2006.01)
Applicants: TOPPAN PRINTING CO., LTD. [JP/JP]; 1-5-1, Taito, Taito-ku, Tokyo 1100016 (JP)
Inventors: MATSUBARA, Ryohei;
Agent: OGASAWARA PATENT OFFICE; Daido-Seimei Esaka Bldg., 13th Floor, 1-23-101, Esakacho, Suita-shi, Osaka 5640063 (JP)
Priority Data:
2014-032017 21.02.2014 JP
Title (EN) THIN FILM TRANSISTOR ARRAY AND METHOD FOR MANUFACTURING SAME
(FR) RÉSEAU DE TRANSISTORS À COUCHES MINCES ET SON PROCÉDÉ DE FABRICATION
(JA) 薄膜トランジスタアレイおよびその製造方法
Abstract: front page image
(EN)Provided are: a thin film transistor array which has good transistor characteristics even if irradiated with light; and a method for manufacturing this thin film transistor array. This thin film transistor array is provided with: a plurality of thin film transistors, each of which is provided with a substrate and, on the substrate, at least a gate electrode, a gate insulating film, source and drain electrodes, a semiconductor layer that is formed between the source and drain electrodes, an interlayer insulating film and an upper pixel electrode; a gate wiring line to which the gate electrodes are connected; and a source wiring line to which the source electrodes are connected. A light-blocking insulating layer is formed between adjacent upper pixel electrodes.
(FR)L'invention concerne : un réseau de transistors à couches minces présentant des caractéristiques de transistor satisfaisantes, même lorsqu'il est exposé à de la lumière ; et un procédé de fabrication de ce réseau de transistors à couches minces. Ce réseau de transistors à couches minces est pourvu : d'une pluralité de transistors à couches minces, dont chacun est pourvu d'un substrat et, sur le substrat, d'au moins une électrode de grille, d'un film d'isolation de grille, d'électrodes source et drain, d'une couche semi-conductrice qui est formée entre les électrodes source et drain, d'un film isolant intercouche et d'une électrode de pixel supérieure ; d'une ligne de câblage de grille à laquelle les électrodes de grille sont connectées ; et d'une ligne de câblage de source à laquelle les électrodes source sont connectées. Une couche isolante bloquant la lumière est formée entre des électrodes de pixel supérieure adjacentes.
(JA) 光が照射された場合においても良好なトランジスタ特性を有する薄膜トランジスタアレイおよびその製造方法を提供する。薄膜トランジスタアレイは、基板と、基板上に少なくともゲート電極と、ゲート絶縁膜と、ソース・ドレイン電極と、ソース・ドレイン電極間に形成された半導体層と、層間絶縁膜と、上部画素電極とを有する複数の薄膜トランジスタと、ゲート電極が接続されるゲート配線と、ソース電極が接続されるソース配線とを備え、隣り合う上部画素電極間に遮光性を有する絶縁層が形成されている。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)