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1. (WO2015125205) SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/125205    International Application No.:    PCT/JP2014/053746
Publication Date: 27.08.2015 International Filing Date: 18.02.2014
IPC:
H01L 21/336 (2006.01), H01L 29/78 (2006.01)
Applicants: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza 179098 (SG) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
MASUOKA Fujio [JP/JP]; (JP) (US only).
NAKAMURA Hiroki [JP/JP]; (JP) (US only)
Inventors: MASUOKA Fujio; (JP).
NAKAMURA Hiroki; (JP)
Agent: TSUJII Koichi; NAKAMURA & PARTNERS, Shin-Tokyo Bldg., 3-1, Marunouchi 3-chome, Chiyoda-ku, Tokyo 1008355 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE
(FR) PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEURS ET DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置の製造方法、及び、半導体装置
Abstract: front page image
(EN)Provided are: a surround gate transistor (SGT) manufacturing method, i.e., gate-last process, wherein a fin-like semiconductor layer, a columnar semiconductor layer, a gate electrode and gate wiring are formed using two masks; and an SGT structure obtained as a result of implementing the SGT manufacturing method. This method includes: a first step for forming a first insulating film around a fin-like semiconductor layer on a semiconductor substrate; a second step for forming a first dummy gate formed of a columnar semiconductor layer and first polysilicon, and forming a first hard mask formed of a third insulating film; a third step for forming a second hard mask, and forming a second dummy gate; a fourth step for forming a side wall formed of a fifth insulating film, and forming a second diffusion layer; a fifth step for forming a gate electrode and gate wiring; and a sixth step for forming a first contact having a second metal surrounding an upper side wall of the columnar semiconductor layer, connecting together an upper portion of the first contact and an upper portion of the columnar semiconductor layer, and forming a second contact formed of the second metal formed on the gate wiring.
(FR)L'invention concerne : un procédé de fabrication de transistor à grille périphérique (SGT), c'est-à-dire un processus de dernière grille, une couche semi-conductrice de type ailette, une couche semi-conductrice columnaire, une électrode de grille et un câblage de grille étant formés à l'aide de deux masques ; une structure SGT obtenue en tant que résultat de la mise en œuvre du procédé de fabrication de SGT. Ce procédé comprend les étapes suivantes : la formation d'un premier film isolant autour d'une couche semi-conductrice de type ailette sur un substrat de semi-conducteur ; la formation d'une première grille fictive formée d'une couche semi-conductrice columnaire et d'un premier polysilicium, et la formation d'un premier masque dur formé d'un troisième film isolant ; la formation d'un second masque dur et d'une seconde grille fictive ; la formation d'une paroi latérale, formée d'un cinquième film isolant, et d'une seconde couche de diffusion ; la formation d'une électrode de grille et d'un câblage de grille ; la formation d'un premier contact ayant un second métal entourant une paroi latérale supérieure de la couche semi-conductrice columnaire, connectant ensemble une partie supérieure du premier contact et une partie supérieure de la couche semi-conductrice columnaire, et la formation d'un deuxième contact formé du second métal formé sur le câblage de grille.
(JA)2個のマスクで、フィン状半導体層、柱状半導体層、ゲート電極とゲート配線を形成し、ゲートラストプロセスであるSGTの製造方法とその結果得られるSGTの構造を提供する。本発明の方法は、半導体基板上のフィン状半導体層の周囲に第1の絶縁膜を形成する第1工程と、柱状半導体層と第1のポリシリコンによる第1のダミーゲートと第3の絶縁膜による第1のハードマスクとを形成する第2工程と、第2のハードマスクを形成し、第2のダミーゲートを形成する第3工程と、第5の絶縁膜からなるサイドウォールを形成し、第2の拡散層を形成する第4工程と、ゲート電極及びゲート配線を形成する第5工程と、第2の金属が前記柱状半導体層上部側壁を取り囲む第1のコンタクトと、前記第1のコンタクトの上部と前記柱状半導体層上部とは接続され、前記ゲート配線上に形成された前記第2の金属からなる第2のコンタクトを形成する第6工程とを含む。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)