WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2015121921) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/121921    International Application No.:    PCT/JP2014/053170
Publication Date: 20.08.2015 International Filing Date: 12.02.2014
IPC:
H01L 21/8246 (2006.01), H01L 27/105 (2006.01)
Applicants: UNISANTIS ELECTRONICS SINGAPORE PTE. LTD. [SG/SG]; 111, North Bridge Road, #16-04, Peninsula Plaza 179098 (SG) (AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BE, BF, BG, BH, BJ, BN, BR, BW, BY, BZ, CA, CF, CG, CH, CI, CL, CM, CN, CO, CR, CU, CY, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, FR, GA, GB, GD, GE, GH, GM, GN, GQ, GR, GT, GW, HN, HR, HU, ID, IE, IL, IN, IR, IS, IT, JP, KE, KG, KM, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LV, LY, MA, MC, MD, ME, MG, MK, ML, MN, MR, MT, MW, MX, MY, MZ, NA, NE, NG, NI, NL, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SI, SK, SL, SM, SN, ST, SV, SY, SZ, TD, TG, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, UZ, VC, VN, ZA, ZM, ZW only).
MASUOKA Fujio [JP/JP]; (JP) (US only).
NAKAMURA Hiroki [JP/JP]; (JP) (US only)
Inventors: MASUOKA Fujio; (JP).
NAKAMURA Hiroki; (JP)
Agent: TSUJII Koichi; NAKAMURA & PARTNERS, Shin-Tokyo Bldg., 3-1, Marunouchi 3-chome, Chiyoda-ku, Tokyo 1008355 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET PROCÉDÉ DE FABRICATION DE DISPOSITIF À SEMI-CONDUCTEURS
(JA) 半導体装置、及び半導体装置の製造方法
Abstract: front page image
(EN)Provided are: a memory structure that enables the surface area of cells to be reduced and has magnetic tunnel junction storage elements; and a production method therefor. This semiconductor device is provided with: first memory cells which comprise a first columnar semiconductor layer, a first gate insulation film formed around the periphery of the first columnar semiconductor layer, a first gate wiring formed around the first gate insulation film, and a first magnetic tunnel junction storage element formed on the first columnar semiconductor layer; a first source line which, the first memory cells being arranged four or more in one row, interconnects the bottoms of the first columnar semiconductor layers; a first bit line which extends in a direction perpendicular to the first gate line and which is connected to the tops of the first magnetic tunnel junction storage elements; and a second source line which extends in a direction perpendicular to the first source line.
(FR)L'invention concerne : une structure de mémoire qui permet de réduire la surface spécifique de cellules et comporte des éléments de stockage à jonction tunnel magnétique ; et son procédé de fabrication. Ce dispositif à semi-conducteurs est pourvu : de premières cellules de mémoire qui comprennent une première couche semi-conductrice en colonne, un premier film d'isolation de grille formé autour de la périphérie de la première couche semi-conductrice en colonne, un premier câblage de grille formé autour du premier film d'isolation de grille, et un premier élément de stockage à jonction tunnel magnétique formé sur la première couche semi-conductrice en colonne ; d'une première ligne de source qui, les premières cellules de mémoire étant agencées quatre ou plus par rangée, interconnecte les parties inférieures des premières couches semi-conductrices en colonne ; d'une première ligne de bit qui s'étend dans une direction perpendiculaire à la première ligne de grille et qui est connectée aux parties supérieures des premiers éléments de stockage à jonction tunnel magnétique ; et d'une seconde ligne de source qui s'étend dans une direction perpendiculaire à la première ligne de source.
(JA) セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供する。 半導体装置は、第1の柱状半導体層と、前記第1の柱状半導体層の周囲に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周囲に形成された第1のゲート配線と、前記第1の柱状半導体層上に形成された第1の磁気トンネル接合記憶素子と、を有する第1のメモリセルと、前記第1のメモリセルが一行に4個以上配置されるのであって、前記第1の柱状半導体層の下部を相互に接続する第1のソース線と、前記第1のゲート配線に直交する方向に延在する前記第1の磁気トンネル接合記憶素子の上部に接続された第1のビット線と、前記第1のソース線に直交する方向に延在する第2のソース線を有する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)