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1. (WO2015121068) ENCODING OF FAULT SCENARIOS OF A MANYCORE PROCESSOR
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/121068    International Application No.:    PCT/EP2015/051714
Publication Date: 20.08.2015 International Filing Date: 28.01.2015
IPC:
G06F 11/20 (2006.01), G06F 11/07 (2006.01), G06F 15/173 (2006.01), G06F 9/50 (2006.01)
Applicants: COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES [FR/FR]; 25 rue Leblanc Bâtiment "Le Ponant D" F-75015 Paris (FR)
Inventors: BENAZOUZ, Mohamed; (FR)
Agent: LUCAS, Laurent; (FR)
Priority Data:
1451042 11.02.2014 FR
Title (EN) ENCODING OF FAULT SCENARIOS OF A MANYCORE PROCESSOR
(FR) ENCODAGE DE SCENARIOS DE DEFAILLANCE D'UN PROCESSEUR MANYCORE
Abstract: front page image
(EN)The invention discloses a method implemented by computer for compressing and decompressing all of the fault scenarios of a processor comprising calculation units interconnected via a communication network having topological symmetries, each fault scenario corresponding to the number and location of one or more faulty calculation units, and the method comprising the steps of receiving or determining one or more topological symmetries; determining equivalent scenarios by means of said topological symmetries; each fault equivalence class being associated with a solution allocating resources in terms of placement and routing. Different developments include determining or applying an inference engine, identifiers associated with the fault scenarios, combined combinatorial exploration techniques, compression rates, reconfiguration of the processor and categorisation of the processor in a range. An associated program product and systems are also described.
(FR)Il est divulgué un procédé implémenté par ordinateur pour la compression et la décompression de l'ensemble des scénarios de pannes d'un processeur comprenant des unités de calcul interconnectées par un réseau de communication présentant des symétries de topologie, chaque scénario de panne correspondant au nombre et à l'emplacement d'une ou plusieurs unités de calcul défaillantes et le procédé comprenant les étapes de réception ou détermination d'une ou plusieurs symétries de topologie; de détermination des scénarios équivalents au moyen desdites symétries de topologie; chacune des classes d'équivalence de pannes étant associée à une solution d'allocation de ressources en matière de placement et de routage. Différents développements incluent la détermination ou l'application d'un moteur d'inférences, d'identifiants associés aux scénarios de panne, de techniques d'exploration combinatoire, de taux de compression, de la reconfiguration du processeur et de classement du processeur dans une gamme. Sont également décrits un produit programme et des systèmes associés.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: French (FR)
Filing Language: French (FR)