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1. (WO2015120226) HIGH-BANDWIDTH DRAM USING INTERPOSER AND STACKING
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2015/120226 International Application No.: PCT/US2015/014749
Publication Date: 13.08.2015 International Filing Date: 06.02.2015
IPC:
H01L 25/065 (2006.01) ,H01L 25/18 (2006.01) ,H01L 21/56 (2006.01) ,G11C 5/06 (2006.01)
Applicants: SUTARDJA, Sehat[US/US]; US
Inventors: SUTARDJA, Sehat; US
Agent: LEE, Lewis, C.; US
Priority Data:
14/615,31705.02.2015US
61/936,80006.02.2014US
61/937,34007.02.2014US
Title (EN) HIGH-BANDWIDTH DRAM USING INTERPOSER AND STACKING
(FR) MÉMOIRE VIVE DYNAMIQUE À LARGEUR DE BANDE ÉLEVÉE UTILISANT UN INTERPOSEUR ET UN EMPILEMENT
Abstract: front page image
(EN) Embodiments of the present disclosure provide a packaging arrangement that comprises an interposer and a system on chip (SoC) die disposed on the interposer. The packaging arrangement also comprises a plurality of memory dies stacked on one another to provide a stack of memory dies. A bottom memory die of the stack of memory dies is disposed on the interposer adjacent to the SoC die. Each memory die includes input/output (I/O) pads, wherein the I/O pads of a corresponding memory die are located on only one side of the corresponding memory die. The plurality of memory dies is stacked on one another such that all of the I/O pads are arranged along a same side of the stack of memory dies. The plurality of memory dies is also stacked such that all the I/O pads are exposed.
(FR) La présente invention concerne, dans des modes de réalisation, un agencement d'encapsulation qui comprend un interposeur et une puce du type système sur puce (SoC) disposée sur l'interposeur. L'agencement d'encapsulation comprend également une pluralité de puces de mémoire empilées les unes sur les autres pour donner un empilement de puces de mémoire. Une puce de mémoire inférieure de l'empilement de puces de mémoire est disposée sur l'interposeur à proximité de la puce SoC. Chaque puce de mémoire comprend des plots d'entrée/sortie (E/S), les plots E/S d'une puce de mémoire correspondante étant situés sur un seul côté de la puce de mémoire correspondante. Les multiples puces de mémoire sont empilées les unes sur les autres de telle sorte que tous les plots E/S soient agencés le long d'un même côté de l'empilement de puces de mémoire. Les multiples puces de mémoire sont également empilées de telle sorte que tous les plots E/S soient apparents.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: English (EN)
Filing Language: English (EN)