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1. (WO2015120196) LOW INSERTION LOSS PACKAGE PIN STRUCTURE AND METHOD
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/120196    International Application No.:    PCT/US2015/014685
Publication Date: 13.08.2015 International Filing Date: 05.02.2015
Chapter 2 Demand Filed:    29.09.2015    
IPC:
H01L 23/538 (2006.01)
Applicants: XILINX, INC. [US/US]; Attn: Legal Dept. 2100 Logic Drive San Jose, CA 95124 (US)
Inventors: WU, Paul, Y.; (US).
NIAZI, Sarajuddin; (US).
ANDERSON, Raymond, E.; (US).
RAMALINGAM, Suresh; (US)
Agent: PARANDOOSH, David, A.; (US)
Priority Data:
14/174,697 06.02.2014 US
Title (EN) LOW INSERTION LOSS PACKAGE PIN STRUCTURE AND METHOD
(FR) STRUCTURE DE BROCHES DE BOÎTIER À FAIBLE PERTE D'INTRODUCTION ET PROCÉDÉ
Abstract: front page image
(EN)An apparatus for placement between a package and an integrated circuit board is provided. The apparatus may include: an insert (112). The insert may have: a substrate having a top side and a bottom side; a first set of pads (114) at the top side of the substrate; a second set of pads (114) at the bottom side of the substrate; and a plurality of vias (116) in the substrate, the vias (116) connecting respective pads (114) in the first set to respective pads (114) in the second set; wherein the insert (112) has a thickness that is less than a spacing between the package and the integrated circuit board.
(FR)L'invention concerne un appareil destiné à être placé entre un boîtier et une carte de circuits imprimés intégré. L'appareil peut comporter: une pièce rapportée (112). La pièce rapportée peut comprendre: un substrat ayant un côté supérieur et un côté inférieur; un premier ensemble de plots (114) au niveau du côté supérieur du substrat; un second ensemble de plots (114) au niveau du côté inférieur du substrat; et une pluralité de trous d'interconnexion (116) dans le substrat, les trous d'interconnexion (116) connectant des plots (114) respectifs du premier ensemble à des plots (114) respectifs du second ensemble, la pièce rapportée (112) ayant une épaisseur qui est inférieure à un espacement entre le boîtier et la carte de circuit intégré.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)