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1. (WO2015120173) DC-DC CONVERTER HAVING TERMINALS OF SEMICONDUCTOR CHIPS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/120173    International Application No.:    PCT/US2015/014655
Publication Date: 13.08.2015 International Filing Date: 05.02.2015
IPC:
H01L 27/085 (2006.01), H01L 23/495 (2006.01), H01L 29/72 (2006.01)
Applicants: TEXAS INSTRUMENTS INCORPORATED [US/US]; P.O. Box 655474, Mail Station 3999 Dallas, TX 75265-5474 (US).
TEXAS INSTRUMENTS JAPAN LIMITED [JP/JP]; 24-1, Nishi-Shinjuku 6-chome Shinjuku-ku Tokyo, 160-8366 (JP) (JP only)
Inventors: LOPEZ, Osvaldo, Jorge; (US).
NOQUIL, Jonathan, Almeria; (US)
Agent: DAVIS, Michael A., Jr.; (US)
Priority Data:
14/481,204 09.09.2014 US
14/173,147 05.02.2014 US
Title (EN) DC-DC CONVERTER HAVING TERMINALS OF SEMICONDUCTOR CHIPS
(FR) CONVERTISSEUR CC-CC COMPORTANT DES BORNES DE PUCES SEMI-CONDUCTRICES
Abstract: front page image
(EN)In described examples, a power supply system (200) has a QFN leadframe with leads and a pad (201). The pad surface facing a circuit board has a portion recessed with a depth (270) and an outline suitable for attaching side -by-side the sync FET (210) and the control FET (220) semiconductor chips. The input terminal (220a) of the control FET (220) and the grounded output terminal (210a) of the sync FET (210) are coplanar with the un-recessed portion of the pad (201) switch node terminal, so that all terminals can be directly attached to contacts of a circuit board. A driver-and-control chip is vertically stacked to the opposite pad surface and encapsulated in a packaging compound.
(FR)L'invention concerne, dans des exemples, un système d'alimentation électrique (200) comprend une grille de connexion de boîtier QFN ayant des conducteurs et un plot de connexion (201). La surface du plot de connexion orientée vers une carte de circuit imprimé comporte une partie évidée sur une certaine profondeur (270) et un contour approprié pour fixer côte à côte le transistor à effet de champ (FET) de synchronisation (210) et les puces à semi-conductrices du transistor FET de commande (220). La borne d'entrée (220a) du transistor FET de commande (220) et la borne de sortie de mise à la terre (210a) du TEC de synchronisation (210) sont coplanaires avec la partie non évidée de la borne de nœud de commutation du plot de connexion (201) de telle sorte que toutes les bornes puissent être fixées directement à des contacts d'une carte de circuit imprimé. Une puce de commande et d'attaque est empilée verticalement sur la surface opposée du plot de connexion et encapsulée dans un composé de conditionnement.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)