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1. (WO2015119886) METHOD AND APPARATUS FOR ENABLING A PROCESSOR TO GENERATE PIPELINE CONTROL SIGNALS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/119886    International Application No.:    PCT/US2015/014064
Publication Date: 13.08.2015 International Filing Date: 02.02.2015
IPC:
H04W 72/12 (2009.01)
Applicants: OPTIMUM SEMICONDUCTOR TECHNOLOGIES, INC. [US/US]; 120 White Plains Road 4th Floor Tarrytown, NY 10591 (US)
Inventors: GLOSSNER, C., John; (US).
NACER, Gary, J.; (US).
SENTHILVELAN, Murugappan; (US).
KALASHNIKOV, Vitaly; (US).
HOANE, Arthur, J.; (US).
D'ARCY, Paul; (US).
IANCU, Sabin, D.; (US).
WANG, Shenghong; (US)
Agent: ZHONG, Jialin; (US)
Priority Data:
61/936,428 06.02.2014 US
14/539,104 12.11.2014 US
Title (EN) METHOD AND APPARATUS FOR ENABLING A PROCESSOR TO GENERATE PIPELINE CONTROL SIGNALS
(FR) PROCÉDÉ ET APPAREIL PERMETTANT À UN PROCESSEUR DE GÉNÉRER DES SIGNAUX DE COMMANDE EN PIPELINE
Abstract: front page image
(EN)A chaining bit decoder of a computer processor receives an instruction stream. The chaining bit decoder selects a group of instructions from the instruction stream. The chaining bit decoder extracts a designated bit from each instruction of the instruction stream to produce a sequence of chaining bits. The chaining bit decoder decodes the sequence of chaining bits. The chaining bit decoder identifies zero or more instruction stream dependencies among the selected group of instructions in view of the decoded sequence of chaining bits. The chaining bit decoder outputs control signals to cause one or more pipelines stages of the processor to execute the selected group of instructions in view of the identified zero or more instruction stream dependencies among the group sequence of instructions.
(FR)Un décodeur de bits de chaînage d'un processeur informatique reçoit un flux d'instructions. Le décodeur de bits de chaînage sélectionne un groupe d'instructions à partir du flux d'instructions. Le décodeur de bits de chaînage extrait un bit désigné à partir de chaque instruction du flux d'instructions, pour produire une séquence de bits de chaînage. Le décodeur de bits de chaînage décode la séquence de bits de chaînage. Le décodeur de bits de chaînage identifie zéro ou plusieurs dépendances du flux d'instructions parmi le groupe sélectionné d'instructions au vu de la séquence décodée de bits de chaînage. Le décodeur de bits de chaînage émet des signaux de commande pour amener un ou plusieurs étages en pipeline du processeur à exécuter le groupe sélectionné d'instructions au vu des zéro ou plusieurs dépendances de flux d'instructions identifiées parmi la séquence d'instructions de groupe.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)