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1. (WO2015116457) WAFER DICING USING HYBRID LASER SCRIBING AND PLASMA ETCH APPROACH WITH INTERMEDIATE REACTIVE POST MASK-OPENING CLEAN
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/116457    International Application No.:    PCT/US2015/012313
Publication Date: 06.08.2015 International Filing Date: 21.01.2015
IPC:
H01L 21/301 (2006.01), H01L 21/268 (2006.01)
Applicants: APPLIED MATERIALS, INC. [US/US]; 3050 Bowers Avenue Santa Clara, California 95054 (US)
Inventors: LEI, Wei-Sheng; (US).
EATON, Brad; (US).
YALAMANCHILI, Madhava Rao; (US).
KUMAR, Ajay; (US)
Agent: BERNADICOU, Michael A.; (US)
Priority Data:
14/167,318 29.01.2014 US
Title (EN) WAFER DICING USING HYBRID LASER SCRIBING AND PLASMA ETCH APPROACH WITH INTERMEDIATE REACTIVE POST MASK-OPENING CLEAN
(FR) DÉCOUPAGE EN DÉS D'UNE TRANCHE PAR UNE APPROCHE DE DÉCOUPAGE LASER HYBRIDE ET DE GRAVURE AU PLASMA AVEC NETTOYAGE RÉACTIF INTERMÉDIAIRE POST-OUVERTURE DE MASQUE
Abstract: front page image
(EN)Methods of dicing semiconductor wafers, each wafer having a plurality of integrated circuits, are described. In an example, a method of dicing a semiconductor wafer having a plurality of integrated circuits involves forming a mask above the semiconductor wafer, the mask including a layer covering and protecting the integrated circuits. The mask is patterned with a laser scribing process to provide a patterned mask with gaps, exposing regions of the semiconductor wafer between the integrated circuits. Subsequent to patterning the mask, the exposed regions of the semiconductor wafer are cleaned with a plasma process reactive to the exposed regions of the semiconductor wafer. Subsequent to cleaning the exposed regions of the semiconductor wafer, the semiconductor wafer is plasma etched through the gaps in the patterned mask to singulate the integrated circuits.
(FR)L'invention concerne des procédés de découpage en dés de plaquettes de semi-conducteur comprenant chacune une pluralité de circuits intégrés. Dans un exemple, un procédé de découpage en dés d'une plaquette de semi-conducteur comprenant une pluralité de circuits intégrés implique la formation d'un masque sur le dessus de la plaquette de semi-conducteur, le masque comportant une couche recouvrant et protégeant les circuits intégrés. Des motifs sont formés sur le masque par un processus de découpage laser en vue de l'obtention d'un masque à motifs comprenant des espaces, ce qui expose des régions de ladite plaquette de semi-conducteur entre les circuits intégrés. Après la formation de motifs sur le masque, les régions exposées de la tranche de semi-conducteur sont nettoyées par un processus au plasma réactif aux régions exposées de la tranche de semi-conducteur. Après le nettoyage des régions exposées de la tranche de semi-conducteur, la tranche de semi-conducteur est gravée au plasma à travers les espaces formés dans le masque dans le but de singulariser les circuits intégrés.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)