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1. (WO2015116389) WAFER DICING USING HYBRID LASER SCRIBING AND PLASMA ETCH APPROACH WITH MASK PLASMA TREATMENT FOR IMPROVED MASK ETCH RESISTANCE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/116389    International Application No.:    PCT/US2015/011479
Publication Date: 06.08.2015 International Filing Date: 14.01.2015
IPC:
H01L 21/301 (2006.01)
Applicants: APPLIED MATERIALS, INC. [US/US]; 3050 Bowers Avenue Santa Clara, California 95054 (US)
Inventors: LEI, Wei-Sheng; (US).
EATON, Brad; (US).
KUMAR, Ajay; (US).
PAPANU, James S.; (US).
PARK, Jungrae; (US)
Agent: BERNADICOU, Michael A.; (US)
Priority Data:
14/167,300 29.01.2014 US
Title (EN) WAFER DICING USING HYBRID LASER SCRIBING AND PLASMA ETCH APPROACH WITH MASK PLASMA TREATMENT FOR IMPROVED MASK ETCH RESISTANCE
(FR) DÉCOUPAGE EN DÉS DE PLAQUETTE FAISANT APPEL À UNE APPROCHE DE GRAVURE AU PLASMA ET DE TRAÇAGE PAR LASER HYBRIDE AVEC UN TRAITEMENT AU PLASMA DE MASQUE PERMETTANT D'AMÉLIORER LA RÉSISTANCE À LA GRAVURE DU MASQUE
Abstract: front page image
(EN)Methods of dicing semiconductor wafers, each wafer having a plurality of integrated circuits, are described. In an example, a method of dicing a semiconductor wafer having a plurality of integrated circuits involves forming a mask above the semiconductor wafer, the mask including a layer covering and protecting the integrated circuits. The mask is exposed to a plasma treatment process to increase an etch resistance of the mask. The mask is patterned with a laser scribing process to provide gaps in the mask, the gaps exposing regions of the semiconductor wafer between the integrated circuits. Subsequent to exposing the mask to the plasma treatment process, the semiconductor wafer is plasma etched through the gaps in the mask to singulate the integrated circuits.
(FR)L'invention concerne des procédés consistant à découper en dés des plaquettes de semi-conducteurs, chaque plaquette ayant une pluralité de circuits intégrés. Dans un exemple, un procédé de découpage en dés d'une plaquette de semi-conducteur comprenant une pluralité de circuits intégrés consiste à former un masque au-dessus de la plaquette de semi-conducteur, le masque comportant une couche qui recouvre et protège les circuits intégrés. Le masque est soumis à un procédé de traitement au plasma pour augmenter une résistance à la gravure du masque. Des motifs sont formés dans le masque au moyen d'un procédé de traçage par laser afin que soient formés des espaces dans le masque, lesdits espaces laissant apparaître des régions de ladite plaquette de semi-conducteur entre les circuits intégrés. Après exposition du masque au procédé de traitement au plasma, la plaquette de semi-conducteur est gravée au plasma à travers les espaces dans le masque de façon à individualiser les circuits intégrés.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)