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1. (WO2015114825) SEMICONDUCTOR MEMORY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2015/114825 International Application No.: PCT/JP2014/052393
Publication Date: 06.08.2015 International Filing Date: 03.02.2014
IPC:
H01L 27/105 (2006.01)
Applicants: HITACHI, LTD.[JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280, JP
Inventors: SASAGO, Yoshitaka; JP
KUROTSUCHI, Kenzo; JP
Agent: INOUE, Manabu; c/o HITACHI, LTD., 6-1, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008220, JP
Priority Data:
Title (EN) SEMICONDUCTOR MEMORY DEVICE
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEUR
(JA) 半導体記憶装置
Abstract: front page image
(EN) Provided is a semiconductor memory device which is formed on a semiconductor substrate, stores information by running a current through a recording material formed between electrodes and changing the resistance value of the recording material, and runs current at different intensities between a high-resistance switching operation and a low-resistance switching operation, wherein: the electrodes from a plurality of memory cells are joined electrically to one another, directly or via transistors, to form a large electrode, said large electrode being connected to a power supply terminal from a power source circuit; and, through a transistor for joining large-electrodes to one another, the large electrode is connected to a large electrode which comprises a plurality of mutually joined memory cells that are different from the above plurality of memory cells and is connected to the power supply terminal from the power source. By using this semiconductor memory device, a connection pattern of the power supply electrode to the memory cell can be constructed according to the magnitude of the current consumed, and the power consumption due to a voltage drop caused by parasitic resistance at a power supply electrode, as well as the power consumption due to parasitic capacitance charging and discharging in the surroundings of the power supply electrode, can be suppressed, improving the read-out/set/reset operation capability per amount of power consumed.
(FR) L'invention concerne un dispositif de mémoire à semi-conducteur qui est formé sur un substrat semi-conducteur, stocke des informations par circulation d'un courant à travers un matériau d'enregistrement formé entre des électrodes et changement de la valeur de résistance du matériau d'enregistrement, et fait circuler un courant à des intensités différentes entre une opération de commutation à haute résistance et une opération de commutation à basse résistance. Les électrodes d'une pluralité de cellules de mémoire sont connectées électriquement l'une à l'autre, directement ou par l'intermédiaire de transistors, afin de former une grande électrode, ladite grande électrode étant connectée à une borne d'alimentation d'un circuit source d'alimentation; et, par l'intermédiaire d'un transistor servant à connecter des grandes électrodes l'une à l'autre, la grande électrode est connectée à une grande électrode qui comprend une pluralité de cellules de mémoire mutuellement connectées qui sont différentes de la pluralité de cellules de mémoire susmentionnées et est connectée à la borne d'alimentation de la source d'alimentation. Par utilisation du dispositif de mémoire à semi-conducteur, un motif de connexion de l'électrode d'alimentation à la cellule de mémoire peut être construit en fonction de l'amplitude du courant consommé, et la consommation d'énergie due à une chute de tension causée par une résistance parasite au niveau d'une électrode d'alimentation, ainsi que la consommation d'énergie due à une charge et décharge d'une capacité parasite dans l'environnement de l'électrode d'alimentation, peuvent être supprimées, améliorant la capacité d'opérations de lecture/mise à un/remise à zéro par quantité d'énergie consommée.
(JA)  半導体基板上に形成され、電極間に形成された記録材料に電流を流すことにより記録材料の抵抗値を変化させて情報を記憶し、かつ、高抵抗変化動作と低抵抗変化動作で異なる大きさの電流を流す半導体記憶装置の、複数のメモリセルの電極が直接あるいはトランジスタを介して互いに電気的に結束されて大電極を形成し、該大電極は電源回路からの給電端子に接続され、前記大電極が大電極間結束トランジスタを介して前記複数のメモリセルとは別の複数のメモリセルどうしで結束された電源からの給電端子に接続された大電極と接続される半導体記憶装置を用いることにより、 消費電流の大小に応じてメモリセルへの給電電極の接続パタンを構成でき、給電用の電極の寄生抵抗での電圧降下による電力消費と給電用の電極周囲の寄生容量の充放電による電力消費を抑制し、読み出し/セット/リセット動作の消費電力当りの性能を向上することができる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)