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1. (WO2015114803) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2015/114803 International Application No.: PCT/JP2014/052287
Publication Date: 06.08.2015 International Filing Date: 31.01.2014
IPC:
H01L 29/78 (2006.01)
Applicants: RENESAS ELECTRONICS CORPORATION[JP/JP]; 1753, Shimonumabe, Nakahara-ku, Kawasaki-shi, Kanagawa 2118668, JP
Inventors: NUMABE, Hideo; JP
SHIRAI, Nobuyuki; JP
KATO, Hirokazu; JP
UNO, Tomoaki; JP
UMEZU, Kazuyuki; JP
Agent: TSUTSUI, Yamato; Tsutsui & Associates, 3F, Shinjuku Gyoen Bldg., 3-10, Shinjuku 2-chome, Shinjuku-ku, Tokyo 1600022, JP
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMICONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN) A control electrode (GE1) is formed at a lower section in a trench (TR1) that is formed in a semiconductor substrate (SUB), and a gate electrode (GE2) is formed at an upper section in the trench (TR1). Insulating films (G1) are formed between the side walls of the trench (TR1) and the control electrode (GE1) and between the bottom surface of the trench and the control electrode, insulating films (G2) are formed between the side walls of the trench (TR1) and the gate electrode (GE2), and an insulating film (G3) is formed between the control electrode (GE1) and the gate electrode (GE2). In a region adjacent to the trench (TR1), there are an n+ type semiconductor region (NR) for a source, a p type semiconductor region (PR) for forming a channel, and a semiconductor region for a drain. Wiring connected to the control electrode (GE1) is not connected to wiring connected to the gate electrode (GE2), and is not connected to wiring connected to the n+ type semiconductor region (NR) for the source.
(FR) L'invention concerne un dispositif semiconducteur. Une électrode de commande (GE1) est formée au niveau d'une section inférieure dans une tranchée (TR1) qui est formée dans un substrat en semiconducteur (SUB), et une électrode de gâchette (GE2) est formée au niveau d'une section supérieure dans la tranchée (TR1). Des films isolants (G1) sont formés entre les parois latérales de la tranchée (TR1) et l'électrode de commande (GE1) et entre la surface du fond de la tranchée et l'électrode de commande, des films isolants (G2) sont formés entre les parois latérales de la tranchée (TR1) et l'électrode de gâchette (GE2), et un film isolant (G3) est formé entre l'électrode de commande (GE1) et l'électrode de gâchette (GE2). Dans une région voisine de la tranchée (TR1), il existe une région en semiconducteur de type n+ (NR) pour une source, une région en semiconducteur de type p (PR) pour la formation d'un canal et une région en semiconducteur pour un drain. Le câble raccordé à l'électrode de commande (GE1) n'est pas raccordé au câblage raccordé à l'électrode de gâchette (GE2), et il n'est pas raccordé au câblage raccordé à la région en semiconducteur de type n+ (NR) pour la source.
(JA)  半導体基板SUBに形成された溝TR1内の下部に制御電極GE1が形成され、溝TR1内の上部にゲート電極GE2が形成されている。溝TR1の側壁および底面と制御電極GE1との間には絶縁膜G1が形成され、溝TR1の側壁とゲート電極GE2との間には絶縁膜G2が形成され、制御電極GE1とゲート電極GE2との間には絶縁膜G3が形成されている。溝TR1に隣接する領域には、ソース用のn型半導体領域NRとチャネル形成用のp型半導体領域PRとドレイン用の半導体領域とがある。制御電極GE1に接続された配線は、ゲート電極GE2に接続された配線と繋がっておらず、かつ、ソース用のn型半導体領域NRに接続された配線と繋がっていない。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
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African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)