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1. (WO2015114754) STORAGE DEVICE
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Pub. No.:    WO/2015/114754    International Application No.:    PCT/JP2014/051949
Publication Date: 06.08.2015 International Filing Date: 29.01.2014
G06F 12/02 (2006.01), G06F 3/06 (2006.01), G06F 3/08 (2006.01), G06F 12/00 (2006.01)
Applicants: HITACHI, LTD. [JP/JP]; 6-6, Marunouchi 1-chome, Chiyoda-ku, Tokyo 1008280 (JP)
Inventors: KAWAMURA, Atsushi; (JP).
OGAWA, Junji; (JP)
Agent: PATENT CORPORATE BODY DAI-ICHI KOKUSAI TOKKYO JIMUSHO; 10-5, Shiba 4-chome, Minato-ku, Tokyo 1080014 (JP)
Priority Data:
(JA) ストレージ装置
Abstract: front page image
(EN)The present invention provides a storage device employing, as a storage medium, a semiconductor device that has nonvolatile storage properties and that requires an erase operation thereon prior to a write operation thereon, wherein said storage device manages a logical storage space to be provided for a host device, by dividing the logical storage space into individual logical pages, and also manages a virtual address space, which is a linear address space having mapped thereto a plurality of physical blocks of the semiconductor device. The storage device manages the mapping between the individual logical pages and the storage regions of the semiconductor device by use of both a page mapping table, which manages the mapping between the logical pages and addresses in the virtual address space, and virtual address configuration information, which manages the mapping between regions in the virtual address space and the physical blocks.
(FR)La présente invention porte sur un dispositif à mémoire dont le support d'informations est un dispositif à semi-conducteur ayant les propriétés d'une mémoire non volatile et nécessitant une opération d'effacement avant une opération d'écriture. Ce dispositif à mémoire gère un espace mémoire logique destiné à un dispositif hôte par division dudit espace mémoire logique en pages logiques individuelles, et gère également un espace adresse virtuel, qui est un espace adresse linéaire mis en correspondance avec une pluralité de blocs physiques du dispositif à semi-conducteur. Ledit dispositif à mémoire gère la mise en correspondance des pages logiques individuelles et des régions de mémoire du dispositif à semi-conducteur à l'aide d'une table de mise en correspondance de pages, qui gère la mise en correspondance des pages logiques et des adresses de l'espace adresse virtuel, ainsi qu'à l'aide d'informations de configuration d'adresses virtuelles, qui gèrent la mise en correspondance des régions de l'espace adresse virtuel et des blocs physiques.
(JA) 本発明は、不揮発性を持ち、書き込みのために消去を必要とする半導体デバイスを記憶媒体として採用したストレージ装置において、上位装置に対して提供する論理記憶空間を論理ページ単位に分割して管理するとともに、半導体デバイスが有する複数の物理ブロックが対応付けられた線形なアドレス空間である仮想アドレス空間を管理している。ストレージ装置は、論理ページと仮想アドレス空間上のアドレスとの対応関係を管理するページマッピングテーブルと、仮想アドレス空間上の領域と物理ブロックとの対応関係を管理する仮想アドレス構成情報とを用いることで、各論理ページと半導体デバイスの記憶領域の対応関係を管理する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)