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1. (WO2015114747) POWER SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2015/114747 International Application No.: PCT/JP2014/051909
Publication Date: 06.08.2015 International Filing Date: 29.01.2014
IPC:
H01L 29/739 (2006.01) ,H01L 29/06 (2006.01) ,H01L 29/78 (2006.01)
Applicants: MITSUBISHI ELECTRIC CORPORATION[JP/JP]; 7-3, Marunouchi 2-chome, Chiyoda-ku, Tokyo 1008310, JP
Inventors: NAKAMURA Katsumi; JP
Agent: YOSHITAKE Hidetoshi; 10th floor, Sumitomo-seimei OBP Plaza Bldg., 4-70, Shiromi 1-chome, Chuo-ku, Osaka-shi, Osaka 5400001, JP
Priority Data:
Title (EN) POWER SEMICONDUCTOR DEVICE
(FR) DISPOSITIF À SEMI-CONDUCTEUR DE PUISSANCE
(JA) 電力用半導体装置
Abstract: front page image
(EN) A semiconductor substrate (SB) has a drift region (1) and a collector region (3). The drift region (1) is provided across an active area (AR1), an interface area (AR2), and an edge-termination area (AR3). The collector region (3) is provided only in the active area (AR1) and forms part of a second surface (S2). An emitter electrode (13a) is provided in the active area (AR1) and contacts a first surface (S1) of the semiconductor substrate (SB). A collector electrode (4) is provided on the second surface (S2) of the semiconductor substrate (SB) and contacts the collector region (3).
(FR) L'invention concerne un substrat semi-conducteur (SB) comprenant une région de dérive (1) et une région de collecteur (3). La région de dérive (1) est agencée sur une zone active (AR1), une zone d'interface (AR2) et une zone de terminaison de bord (AR3). La région de collecteur (3) est agencée uniquement dans la zone active (AR1) et forme une partie d'une seconde surface (S2). Un électrode émettrice (13a) est agencée dans la zone active (AR1) et est en contact avec une première surface (S1) du substrat semi-conducteur (SB). Une électrode collectrice (4) est agencée sur la seconde surface (S2) du substrat semi-conducteur (SB) et est en contact avec la région de collecteur (3).
(JA)  半導体基板(SB)はドリフト領域(1)およびコレクタ領域(3)を含む。ドリフト領域(1)は、アクティブエリア(AR1)とインタフェースエリア(AR2)とエッジターミネーションエリア(AR3)とに跨って設けられる。コレクタ領域(3)は、アクティブエリア(AR1)にのみ設けられ、第2の面(S2)を部分的に成す。エミッタ電極(13a)は、アクティブエリア(AR1)に設けられ、半導体基板(SB)の第1の面(S1)に接する。コレクタ電極(4)は、半導体基板(SB)の第2の面(S2)に設けられ、コレクタ領域(3)に接する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)