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1. (WO2015048825) VECTOR INDEXED MEMORY ACCESS PLUS ARITHMETIC AND/OR LOGICAL OPERATION PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS
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Pub. No.: WO/2015/048825 International Application No.: PCT/US2014/059126
Publication Date: 02.04.2015 International Filing Date: 03.10.2014
IPC:
G09F 9/30 (2006.01)
G PHYSICS
09
EDUCATING; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
F
DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
9
Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
30
in which the desired character or characters are formed by combining individual elements
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Boulevard Santa Clara, California 95054, US
Inventors:
ERMOLAEV, Igor; RU
TOLL, Bret L.; US
VALENTINE, Robert; IL
SAN ADRIAN, Jesus C.; ES
DOSHI, Gautam B.; IN
CHAKRABORTY, Prasenjit; IN
MALLADI, Rama K; IN
Agent:
VECCHIA, Brent E.; US
Priority Data:
14/040,40927.09.2013US
Title (EN) VECTOR INDEXED MEMORY ACCESS PLUS ARITHMETIC AND/OR LOGICAL OPERATION PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS
(FR) ACCÈS MÉMOIRE INDEXÉ SUR UN VECTEUR PLUS PROCESSEURS D'OPÉRATIONS ARITHMÉTIQUES ET/OU LOGIQUES, PROCÉDÉS, SYSTÈMES, ET INSTRUCTIONS
Abstract:
(EN) A processor including a decode unit to receive a vector indexed load plus arithmetic and/or logical (A/L) operation plus store instruction. The instruction is to indicate a source packed memory indices operand that is to have a plurality of packed memory indices. The instruction is also to indicate a source packed data operand that is to have a plurality of packed data elements. The processor also includes an execution unit coupled with the decode unit. The execution unit, in response to the instruction, is to load a plurality of data elements from memory locations corresponding to the plurality of packed memory indices, perform A/L operations on the plurality of packed data elements of the source packed data operand and the loaded plurality of data elements, and store a plurality of result data elements in the memory locations corresponding to the plurality of packed memory indices.
(FR) La présente invention concerne un processeur comprenant une unité de décodage permettant de recevoir une charge indexée sur un vecteur plus une opération arithmétique et/ou logique (A/L) plus une instruction de stockage. L'instruction sert à indiquer un opérande source d'indices de mémoire mis en paquets qui doit posséder une pluralité d'indices de mémoire mis en paquets. L'instruction sert également à indiquer un opérande source de données mises en paquets qui doit posséder une pluralité d'éléments de données mis en paquets. Le processeur comprend également une unité d'exécution couplée à l'unité de décodage. L'unité d'exécution, en réponse à l'instruction, charge une pluralité d'éléments de données à partir d'emplacements de mémoire correspondant à la pluralité d'indices de mémoire mis en paquets, effectue des opérations A/L sur la pluralité d'éléments de données mis en paquets de l'opérande source de données mises en paquets et la pluralité chargée des éléments de données, et stocke une pluralité d'éléments de données résultants dans les emplacements de mémoire correspondant à la pluralité des indices de mémoire mis en paquets.
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Publication Language: English (EN)
Filing Language: English (EN)