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1. (WO2015047814) SYSTEM AND METHOD TO TRIM REFERENCE LEVELS IN A RESISTIVE MEMORY
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2015/047814 International Application No.: PCT/US2014/056019
Publication Date: 02.04.2015 International Filing Date: 17.09.2014
Chapter 2 Demand Filed: 24.07.2015
IPC:
G11C 7/14 (2006.01) ,G11C 11/15 (2006.01) ,G11C 11/16 (2006.01) ,G11C 13/00 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
7
Arrangements for writing information into, or reading information out from, a digital store
14
Dummy cell management; Sense reference voltage generators
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
11
Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
02
using magnetic elements
14
using thin-film elements
15
using multiple magnetic layers
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
11
Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
02
using magnetic elements
16
using elements in which the storage effect is based on magnetic spin effect
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
13
Digital stores characterised by the use of storage elements not covered by groups G11C11/, G11C23/, or G11C25/173
Applicants:
QUALCOMM INCORPORATED [US/US]; ATTN: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventors:
KIM, Taehyun; US
KIM, Jung Pill; US
KIM, Sungryul; US
Agent:
TOLER, Jeffrey G.; 8500 Bluffstone Cove, Suite A201 Austin, Texas 78759, US
Priority Data:
14/040,33227.09.2013US
Title (EN) SYSTEM AND METHOD TO TRIM REFERENCE LEVELS IN A RESISTIVE MEMORY
(FR) SYSTÈME ET PROCÉDÉ PERMETTANT D'AJUSTER DES NIVEAUX DE RÉFÉRENCE DANS UNE MÉMOIRE RÉSISTIVE
Abstract:
(EN) A system and method to trim reference levels in a resistive memory is disclosed. In a particular embodiment, a resistive memory includes multiple sets of reference cells. The resistive memory also includes a reference resistance measurement circuit. A first set of reference cells is accessible by the reference resistance measurement circuit to measure a first effective reference resistance corresponding to the first set of reference cells. A second set of reference cells is accessible by the reference resistance measurement circuit to measure a second effective reference resistance corresponding to the second set of reference cells. The resistive memory also includes a trimming circuit configured to set a reference resistance based on the measured first effective resistance and the measured second effective resistance.
(FR) L'invention concerne un système et un procédé permettant d'ajuster des niveaux de référence dans une mémoire résistive. Dans un mode de réalisation particulier, une mémoire résistive comprend plusieurs ensembles de cellules de référence. La mémoire résistive comprend également un circuit de mesure de résistance de référence. Un premier ensemble de cellules de référence est accessible par le circuit de mesure de résistance de référence pour mesurer une première résistance de référence effective correspondant au premier ensemble de cellules de référence. Un second ensemble de cellules de référence est accessible par le circuit de mesure de résistance de référence pour mesurer une seconde résistance de référence effective correspondant au second ensemble de cellules de référence. La mémoire résistive comprend également un circuit d'ajustage configuré pour définir une résistance de référence d'après la première résistance effective mesurée et la seconde résistance effective mesurée.
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Filing Language: English (EN)