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1. (WO2015047753) CONFIGURABLE SPREADING FUNCTION FOR MEMORY INTERLEAVING
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Pub. No.: WO/2015/047753 International Application No.: PCT/US2014/055449
Publication Date: 02.04.2015 International Filing Date: 12.09.2014
IPC:
G06F 12/06 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
12
Accessing, addressing or allocating within memory systems or architectures
02
Addressing or allocation; Relocation
06
Addressing a physical block of locations, e.g. base addressing, module addressing, address space extension, memory dedication
Applicants:
QUALCOMM INCORPORATED [US/US]; Attn: International IP Administration 5775 Morehouse Drive San Diego, California 92121-1714, US
Inventors:
WANG, Feng; US
RYCHLIK, Bohuslav; US
ROHILLAH, Anwar; US
Agent:
CICCOZZI, John L.; US
Priority Data:
14/251,62613.04.2014US
61/883,83327.09.2013US
Title (EN) CONFIGURABLE SPREADING FUNCTION FOR MEMORY INTERLEAVING
(FR) FONCTION D’ÉTALEMENT CONFIGURABLE POUR UN ENTRELACEMENT DE MÉMOIRE
Abstract:
(EN) A method of interleaving a memory by mapping address bits of the memory to a number N of memory channels iteratively in successive rounds, wherein in each round except the last round: selecting a unique subset of address bits, determining a maximum number (L) of unique combinations possible based on the selected subset of address bits, mapping combinations to the N memory channels a maximum number of times (F) possible where each of the N memory channels gets mapped to an equal number of combinations, and if and when a number of combinations remain (K, which is less than N) that cannot be mapped, one to each of the N memory channels, entering a next round. In the last round, mapping remaining most significant address bits, not used in the subsets in prior rounds, to each of the N memory channels.
(FR) La présente invention concerne un procédé d’entrelacement d’une mémoire par association de bits d’adresse de la mémoire à un nombre N de canaux de la mémoire d’une manière itérative au cours de cycles successifs. Ledit procédé comprend les étapes suivantes dans chaque cycle à l’exception du dernier : sélection d’un sous-ensemble unique de bits d’adresse ; détermination d’un nombre maximal (L) de combinaisons uniques possibles sur la base du sous-ensemble sélectionné de bits d’adresse ; association des combinaisons aux N canaux de la mémoire un nombre maximal de fois (F) possibles, chaque canal des N canaux de la mémoire devenant associé à un nombre égal de combinaisons, et si et lorsqu’il reste un certain nombre de combinaisons (K, qui est inférieur à N) qui ne peuvent pas être associées chacune à un des N canaux de la mémoire, entrée dans un cycle suivant. Au dernier cycle, association des bits d’adresses les plus significatifs restants, non utilisés dans les sous-ensembles au cours des cycles précédents, à chacun des N canaux de la mémoire.
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Publication Language: English (EN)
Filing Language: English (EN)