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1. (WO2015047344) NON-SILICON DEVICE HETEROLAYERS ON PATTERNED SILICON SUBSTRATE FOR CMOS BY COMBINATION OF SELECTIVE AND CONFORMAL EPITAXY
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Pub. No.: WO/2015/047344 International Application No.: PCT/US2013/062453
Publication Date: 02.04.2015 International Filing Date: 27.09.2013
IPC:
H01L 21/336 (2006.01) ,H01L 21/20 (2006.01)
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02
Manufacture or treatment of semiconductor devices or of parts thereof
04
the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
18
the devices having semiconductor bodies comprising elements of the fourth group of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
334
Multistep processes for the manufacture of devices of the unipolar type
335
Field-effect transistors
336
with an insulated gate
H ELECTRICITY
01
BASIC ELECTRIC ELEMENTS
L
SEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
21
Processes or apparatus specially adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
02
Manufacture or treatment of semiconductor devices or of parts thereof
04
the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer, carrier concentration layer
18
the devices having semiconductor bodies comprising elements of the fourth group of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
20
Deposition of semiconductor materials on a substrate, e.g. epitaxial growth
Applicants:
INTEL CORPORATION [US/US]; 2200 Mission College Blvd. Santa Clara, California 95054, US
Inventors:
GOEL, Niti; US
CHAU, Robert S.; US
KAVALIEROS, Jack T.; US
CHU-KUNG, Benjamin; US
METZ, Matthew V.; US
MUKHERJEE, Niloy; US
ZELICK, Nancy M.; US
DEWEY, Gilbert; US
RACHMADY, Willy; US
RADOSAVLJEVIC, Marko; US
LE, Van H.; US
PILLARISETTY, Ravi; US
DASGUPTA, Sansaptak; US
Agent:
GAZ, Angelo J.; Blakely, Sokoloff, Taylor & Zafman Llp 1279 Oakmead Parkway Sunnyvale, California 94085, US
Priority Data:
Title (EN) NON-SILICON DEVICE HETEROLAYERS ON PATTERNED SILICON SUBSTRATE FOR CMOS BY COMBINATION OF SELECTIVE AND CONFORMAL EPITAXY
(FR) HÉTÉROCOUCHES DE DISPOSITIF SANS SILICIUM SUR UN SUBSTRAT DE SILICIUM À MOTIFS POUR CMOS PAR COMBINAISON D'UNE ÉPITAXIE SÉLECTIVE ET ADAPTÉE
Abstract:
(EN) A single fin or a pair of co-integrated n- and p- type single crystal electronic device fins are epitaxially grown from a substrate surface at a bottom of one or a pair of trenches formed between shallow trench isolation (STI) regions. The fin or fins are patterned and the STI regions are etched to form a height of the fin or fins extending above etched top surfaces of the STI regions. The fin heights may be at least 1.5 times their width. The exposed sidewall surfaces and a top surface of each fin is epitaxially clad with one or more conformal epitaxial materials to form device layers on the fin. Prior to growing the fins, a blanket buffer epitaxial material may be grown from the substrate surface; and the fins grown in STI trenches formed above the blanket layer. Such formation of fins reduces defects from material interface lattice mismatches.
(FR) Selon l'invention, une seule ailette ou une paire d'ailettes de dispositif électronique monocristallines de type n et p cointégrées sont développées par épitaxie depuis une surface de substrat située au fond d'une tranchée ou d'une paire de tranchées formées entre des régions d'isolation à tranchée peu profonde (STI pour Shallow Trench Isolation). L'ailette ou les ailettes sont décorées d'un motif et les régions d'isolation STI sont gravées afin de former la hauteur de l'ailette ou des ailettes s'étendant au-dessus des surfaces supérieures gravées des régions d'isolation STI. Les hauteurs des ailettes peuvent faire au moins 1,5 fois leur largeur. Les surfaces de paroi latérale exposées et une surface supérieure de chaque ailette sont recouvertes par épitaxie avec un ou plusieurs matériaux épitaxiaux adaptés afin de former des couches de dispositif sur l'ailette. Avant le développement des ailettes, un matériau épitaxial de tampon de couverture peut être développé depuis la surface du substrat ; et les ailettes sont développées dans les tranchées STI formées au-dessus de la couche de couverture. Une telle formation des ailettes réduit les défauts des discordances de réseau d'interface de matériau.
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Publication Language: English (EN)
Filing Language: English (EN)