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1. (WO2015043390) IDENTIFYING HIGH-CONFLICT CACHE LINES IN TRANSACTIONAL MEMORY COMPUTING ENVIRONMENTS
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Pub. No.: WO/2015/043390 International Application No.: PCT/CN2014/086521
Publication Date: 02.04.2015 International Filing Date: 15.09.2014
IPC:
G06F 12/00 (2006.01)
G PHYSICS
06
COMPUTING; CALCULATING; COUNTING
F
ELECTRIC DIGITAL DATA PROCESSING
12
Accessing, addressing or allocating within memory systems or architectures
Applicants:
INTERNATIONAL BUSINESS MACHINES CORPORATION [US/US]; New Orchard Road, Armonk, New York 10504, US
IBM (CHINA) CO., LIMITED [CN/CN]; 7F, Bldg. 10, Zhang Jiang Innovation Park, 399 Keyuan Road, Zhang Jiang High-Tech Campus, Pudong New Area Shanghai 201203, CN (MG)
Inventors:
BUSABA, Fadi Y.; US
CAIN III, Harold W.; US
GSCHWIND, Michael K.; US
MICHAEL, Maged M.; US
SALAPURA, Valentina; US
SCHWARZ, Eric M.; US
SHUM, Chung-Lung K.; US
Agent:
KING & WOOD MALLESONS; 20th Floor, East Tower, World Financial Center, No. 1 Dongsanhuan Zhonglu, Chaoyang District Beijing 100020, CN
Priority Data:
14/037,90126.09.2013US
Title (EN) IDENTIFYING HIGH-CONFLICT CACHE LINES IN TRANSACTIONAL MEMORY COMPUTING ENVIRONMENTS
(FR) IDENTIFICATION DE LIGNES DE MÉMOIRE CACHE HAUTEMENT CONFLICTUELLES DANS DES ENVIRONNEMENTS INFORMATIQUES À MÉMOIRE TRANSACTIONNELLE
Abstract:
(EN) Cache lines in a computing environment with transactional memory are configurable with a coherency mode and are associated with a high-conflict indicator. Cache lines in full-line coherency mode are operated or managed with full-line granularity. Cache lines in sub-line coherency mode are operated or managed as sub-cache line portions of a full cache line. A cache line is placed in sub-line coherency mode based on examining the high-conflict indicator. A transaction accessing a memory address in a cache line in sub-line coherency mode marks only the sub-cache line portion associated with the memory address as transactionally accessed. The high-conflict indicator may be included in a set of descriptive bits associated with the cache line. A copy of the high-conflict indicator for a cache line in a first cache may be updated with the high-conflict indicator for the cache line in a second cache.
(FR) Des lignes de mémoire cache dans un environnement informatique à mémoire transactionnelle sont configurables au moyen d'un mode de cohérence et sont associées à un indicateur de degré de conflit élevé. Des lignes de mémoire cache en mode de cohérence de ligne complète sont exploitées ou gérées au moyen d'une granularité de ligne complète. Des lignes de mémoire cache en mode de cohérence de sous-ligne sont exploitées ou gérées en tant que parties de ligne de sous-mémoire cache d'une ligne de mémoire cache complète. Une ligne de mémoire cache est mise en mode de cohérence de sous-ligne sur la base d'un examen de l'indicateur de degré de conflit élevé. Une transaction accédant à une adresse mémoire dans une ligne de mémoire cache en mode de cohérence de sous-ligne marque uniquement la partie de ligne de sous-mémoire cache associée à l'adresse mémoire comme ayant fait l'objet d'un accès de nature transactionnelle. L'indicateur de degré de conflit élevé peut être compris dans un ensemble de bits descriptifs associés à la ligne de mémoire cache. Une copie de l'indicateur de degré de conflit élevé pour une ligne de mémoire cache dans une première mémoire cache peut être mise à jour au moyen de l'indicateur de degré de conflit élevé pour la ligne de mémoire cache dans une seconde mémoire cache.
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Publication Language: English (EN)
Filing Language: English (EN)