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1. (WO2015040982) SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND METHOD FOR PRODUCING SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/040982    International Application No.:    PCT/JP2014/071257
Publication Date: 26.03.2015 International Filing Date: 12.08.2014
IPC:
H01L 29/786 (2006.01), G02F 1/1368 (2006.01), H01L 21/28 (2006.01), H01L 21/336 (2006.01), H01L 29/417 (2006.01)
Applicants: SHARP KABUSHIKI KAISHA [JP/JP]; 22-22, Nagaike-cho, Abeno-ku, Osaka-shi, Osaka 5458522 (JP)
Inventors: MIYAMOTO Tadayoshi; .
TOMIYASU Kazuhide;
Agent: OKUDA Seiji; (JP)
Priority Data:
2013-193221 18.09.2013 JP
Title (EN) SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND METHOD FOR PRODUCING SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR, DISPOSITIF D'AFFICHAGE ET PROCÉDÉ DE PRODUCTION D'UN DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置、表示装置および半導体装置の製造方法
Abstract: front page image
(EN)This semiconductor device is provided with a substrate (11) and a thin-film transistor (10) supported on the substrate. The thin-film transistor has a gate electrode (12), a semiconductor layer (16), a gate-insulating layer (14) provided between the gate electrode and the semiconductor layer, and a source electrode (18s) and drain electrode (18d) which each contact the semiconductor layer. Each of the source and drain electrodes has a principal layer (18b) containing aluminum or copper, a bottom layer (18a) having a first layer containing a high-melting-point metal and positioned as a bottom layer on the substrate side of the principal layer, and a top layer (18c) having a second layer containing a high-melting-point metal and positioned as a top layer on the side of the principal layer opposite the substrate. Therein, the top layer is positioned so as to cover the upper surface (St) of the principal layer, and cover at least the section of the side surface (Sg) thereof which overlaps the semiconductor layer.
(FR)La présente invention concerne un dispositif semi-conducteur qui comporte un substrat (11), et un transistor à couche mince (10) supporté sur le substrat. Le transistor à couche mince comprend une électrode de grille (12), une couche semi-conductrice (16), une couche isolante de grille (14) disposée entre l'électrode de grille et la couche semi-conductrice, et une électrode de source (18s) et une électrode de drain (18d) qui sont chacune en contact avec la couche semi-conductrice. Chacune des électrodes de source et de drain comprend une couche principale (18b) contenant de l'aluminium ou du cuivre, une couche inférieure (18a) comprenant une première couche contenant un métal à point de fusion élevé et positionnée comme une couche inférieure du côté du substrat de la couche principale, et une couche supérieure (18c) comprenant une seconde couche contenant un métal à point de fusion élevé et positionnée comme une couche supérieure du côté de la couche principale opposée au substrat. Ici, la couche supérieure est positionnée de manière à recouvrir la surface supérieure (St) de la couche principale, et à recouvrir au moins la section de sa surface latérale (Sg) qui chevauche la couche semi-conductrice.
(JA) 半導体装置は、基板(11)と、基板に支持された薄膜トランジスタ(10)とを備える。薄膜トランジスタは、ゲート電極(12)と、半導体層(16)と、ゲート電極および半導体層の間に設けられたゲート絶縁層(14)と、それぞれが半導体層に接するソース電極(18s)およびドレイン電極(18d)とを有する。ソース電極およびドレイン電極のそれぞれは、アルミニウムまたは銅を含む主層(18b)と、主層の基板側に配置された下層であって、高融点金属を含む第1層を有する下層(18a)と、主層の基板とは反対側に配置された上層であって、高融点金属を含む第2層を有する上層(18c)と、を有しており、上層は、主層の上面(St)を覆い、かつ、主層の側面(Sg)のうちの少なくとも半導体層に重なる部分を覆うように設けられている。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)