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1. (WO2015040854) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR RELAY USING SAME
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/040854    International Application No.:    PCT/JP2014/004750
Publication Date: 26.03.2015 International Filing Date: 16.09.2014
IPC:
H01L 21/822 (2006.01), H01L 21/8234 (2006.01), H01L 27/04 (2006.01), H01L 27/06 (2006.01), H03K 17/00 (2006.01), H03K 17/687 (2006.01)
Applicants: PANASONIC INTELLECTUAL PROPERTY MANAGEMENT CO., LTD. [JP/JP]; 1-61, Shiromi 2-chome, Chuo-ku, Osaka-shi, Osaka 5406207 (JP)
Inventors: SUNADA, Takuya; .
KONISHI, Yasushi; .
BUNGI, Yu; .
ASAI, Yasuyoshi; .
MUGIUDA, Sachiko;
Agent: NISHIKAWA, Yoshikiyo; (JP)
Priority Data:
2013-194502 19.09.2013 JP
Title (EN) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR RELAY USING SAME
(FR) DISPOSITIF À SEMI-CONDUCTEURS ET RELAIS À SEMI-CONDUCTEURS UTILISANT CE DERNIER
(JA) 半導体装置及びそれを用いた半導体リレー
Abstract: front page image
(EN)This invention provides: a semiconductor device that makes it possible to reduce the size of a semiconductor substrate; and a semiconductor relay using said semiconductor device. Said semiconductor device (1) comprises an input circuit (an oscillator circuit (20)), an output circuit (diodes (212 through 214) and a charging/discharging circuit (22)), an insulating circuit (25), and a semiconductor substrate (7). The insulating circuit (25) comprises one or more capacitors (210, 211) that electrically insulate the input circuit and the output circuit from each other. Each of said capacitors (210, 211) is designed such that one of the two electrodes thereof, namely a first electrode (80, 82), is electrically connected to the input circuit and the other of said electrodes, namely a second electrode (81, 83), is electrically connected to the output circuit. This semiconductor device (1) is also provided with an insulating film (9) that is formed between the capacitors (210, 211) and the semiconductor substrate (7) in the thickness direction of the semiconductor substrate (7) and comprises a dielectric material.
(FR)L’invention porte sur : un dispositif à semi-conducteurs qui rend possible le fait de réduire la taille d’un substrat de semi-conducteur ; et un relais à semi-conducteurs utilisant ledit dispositif à semi-conducteurs. Ledit dispositif à semi-conducteurs (1) comprend un circuit d’entrée (un circuit d’oscillateur (20)), un circuit de sortie (des diodes (212 jusqu’à 214) et un circuit de charge/décharge (22)), un circuit d’isolation (25) et un substrat de semi-conducteur (7). Le circuit d’isolation (25) comprend un ou plusieurs condensateurs (210, 211) qui isolent électriquement le circuit d’entrée et le circuit de sortie l’un de l’autre. Chacun desdits condensateurs (210, 211) est conçu de telle sorte que l’une des deux électrodes de ce dernier, à savoir une première électrode (80, 82), est connectée électriquement au circuit d’entrée et l’autre desdites électrodes, à savoir une seconde électrode (81, 83), est connectée électriquement au circuit de sortie. Ce dispositif à semi-conducteurs (1) comporte également un film d’isolation (9) qui est formé entre les condensateurs (210, 211) et le substrat de semi-conducteur (7) dans la direction d’épaisseur du substrat de semi-conducteur (7) et comprend un matériau de diélectrique.
(JA) 半導体基板の小型化を図ることのできる半導体装置及びそれを用いた半導体リレーを提供する。半導体装置(1)は、入力回路(発振回路(20))と、出力回路(各ダイオード(212~214)及び充放電回路(22))と、絶縁回路(25)と、半導体基板(7)とを備える。絶縁回路(25)は、入力回路と出力回路との間を電気的に絶縁するキャパシタ(210,211)を少なくとも1つ有する。キャパシタ(210,211)は、2つの電極のうち一方の第1電極(80,82)が入力回路に電気的に接続され、他方の第2電極(81,83)が出力回路に電気的に接続されるように構成される。半導体装置(1)は、半導体基板(7)の厚み方向においてキャパシタ(210,211)と半導体基板(7)との間に形成され且つ誘電体で構成される絶縁膜(9)をさらに備える。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
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European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)