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1. (WO2015039058) MULTI-TASK CONCURRENT/PIPELINE NAND OPERATIONS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/039058    International Application No.:    PCT/US2014/055718
Publication Date: 19.03.2015 International Filing Date: 16.09.2014
IPC:
G11C 16/10 (2006.01)
Applicants: APLUS FLASH TECHNOLOGY, INC. [US/US]; 4450 Enterprise Street #101 Fremont, CA 94538 (US)
Inventors: LEE, Peter, Wung; (US)
Agent: WU, Fang; (US)
Priority Data:
61/877,959 14.09.2013 US
Title (EN) MULTI-TASK CONCURRENT/PIPELINE NAND OPERATIONS
(FR) OPÉRATIONS NON-ET CONCURRENTES/EN PIPELINE MULTITÂCHES
Abstract: front page image
(EN)This invention provides a 2-level BL-hierarchical NAND memory architecture and associated concurrent operations applicable to both 2D and 3D HiNAND2 memory arrays. New Latch designs in Block-decoder and Segment-decoder with one common dedicated metal0 power line per one 2N-bit dynamic page buffer (DPB) formed in corresponding 2N broken-LBL metal1 line capacitors for Program and per one 2N-bit Segment DPB formed in corresponding 2N local LBL metal 1 line capacitors for Read are provided for performing concurrent and pipeline operations of multiple-WL Program, Read, Erase-Verify, and Program- Verify in dispersed Blocks in a same or multiple different NAND planes with much enhanced array flexibility and multiple-fold performance improvements.
(FR)L'invention concerne une architecture de mémoire NON-ET (NAND) à hiérarchie BL et à deux niveaux, ainsi que des opérations concurrentes associées, applicables à la fois à des réseaux de mémoire HiNAND2 2D et 3D. L'invention concerne également de nouvelles conceptions de verrou dans des décodeurs de blocs et de segments avec une ligne électrique métallique 0 commune dédiée par tampon de pages dynamique (DPB) à 2N bits formé dans des condensateurs de ligne métallique 1 à LBL rompu 2N correspondants pour un programme et par DPB de segment à 2N bits formé dans des condensateurs de ligne métallique 1 à LBL local 2N correspondants pour la lecture, ces nouvelles conceptions étant destinées à réaliser des opérations en pipeline et concurrentes de programmes à WL multiples, de lecture, d'effacement-vérification et de vérification de programme dans des blocs dispersés dans un même plan NON-ET ou dans des plans NON-ET différents multiples, avec une souplesse de réseau considérablement accrue et de nombreuses améliorations de performances.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)