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1. (WO2015038557) FET LOW CURRENT 3D RRAM NON-VOLATILE STORAGE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/038557    International Application No.:    PCT/US2014/054864
Publication Date: 19.03.2015 International Filing Date: 09.09.2014
IPC:
G11C 13/00 (2006.01), H01L 27/24 (2006.01)
Applicants: SANDISK 3D LLC [US/US]; 951 SanDisk Drive Milpitas, California 95035 (US)
Inventors: BANDYOPADHYAY, Abhijit; (US).
SCHEUERLEIN, Roy E.; (US).
GORLA, Chandrasekhar R.; (US).
LE, Brian; (US)
Agent: MAGEN, Burt; Vierra Magen Marcus LLP 575 Market Street, Suite 3750 San Francisco, California 94105 (US)
Priority Data:
14/025,420 12.09.2013 US
Title (EN) FET LOW CURRENT 3D RRAM NON-VOLATILE STORAGE
(FR) MÉMOIRE NON VOLATILE RRAM 3D À FAIBLE COURANT ET À FET
Abstract: front page image
(EN)Non-volatile storage devices having reversible resistance storage elements are disclosed herein. In one aspect, a memory cell unit includes one or more memory cells and a transistor (e.g., FET) that is used to control (e.g., limit) current of the memory cells. The drain of the transistor may be connected to a first end of the memory cell. If the memory cell unit has multiple memory cells then the drain may be connected to a node that is common to a first end of each of the memory cells. The source of the transistor is connected to a common source line. The gate of the transistor may be connected to a word line. The same word line may connect to the transistor gate of several (or many) different memory cell units. A second end of the memory cell is connected to a bit line.
(FR)La présente invention concerne des dispositifs de mémoire non volatile comportant des éléments de mémoire à résistance réversible. Dans un aspect, une unité de cellules de mémoire comprend une ou plusieurs cellules de mémoire et un transistor (par exemple, un FET) qui est utilisé pour commander (par exemple, limiter) le courant des cellules de mémoire. Le drain du transistor peut être relié à une première extrémité de la cellule de mémoire. Si l'unité de cellules de mémoire comporte de multiples cellules de mémoire, alors le drain peut être relié à un nœud qui est commun à une première extrémité de chacune des cellules de mémoire. La source du transistor est reliée à un canal source commun. La grille du transistor peut être reliée à un canal mot. Un même canal mot peut être relié à la grille du transistor de plusieurs (ou d'un grand nombre de) unités de cellules de mémoire différentes. Une seconde extrémité de la cellule de mémoire est reliée à un canal bit.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)