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1. (WO2015038253) A DISPLAY PORT LINK BETWEEN A PROCESSOR AND A DISPLAY DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/038253    International Application No.:    PCT/US2014/049239
Publication Date: 19.03.2015 International Filing Date: 31.07.2014
IPC:
G09G 5/00 (2006.01)
Applicants: APPLE INC. [US/US]; 1 Infinite Loop Cupertino, California 95014 (US)
Inventors: ANANTHARAMAN, Sreeraman; (US).
WHITBY-STREVENS, Colin; (US)
Agent: FLETCHER, Michael, G.; (US)
Priority Data:
14/024,428 11.09.2013 US
Title (EN) A DISPLAY PORT LINK BETWEEN A PROCESSOR AND A DISPLAY DEVICE
(FR) LIEN DE PORT DE DISPOSITIF D'AFFICHAGE ENTRE UN PROCESSEUR ET UN DISPOSITIF D'AFFICHAGE
Abstract: front page image
(EN)Video data (58) and auxiliary data (60) may be sent between a processor (18) and a display device (12) via a single cable (62) using a link aggregator (28). As such, the link aggregator may receive a first parallel signal that may include the video data and a second parallel signal that may include auxiliary data from the processor. The link aggregator (28) may then send the first parallel signal and the second parallel signal as an aggregated signal to the display device. Upon receiving (54) the aggregated signal at the display device, the link aggregator may de-aggregate the aggregated signal into the first parallel signal (58) and the second parallel signal (60). The link aggregator may then send the first parallel signal and the second parallel signal to a timing controller (56) of the display device, such that the timing controller may display the video data using the display device.
(FR)Selon l'invention, des données vidéo (58) et des données auxiliaires (60) peuvent être envoyées entre un processeur (18) et un dispositif d'affichage (12) par l'intermédiaire d'un câble unique (62) à l'aide d'un agrégateur de liens (28). Comme tel, l'agrégateur de liens peut recevoir un premier signal parallèle qui peut comprendre les données vidéo et un second signal parallèle qui peut comprendre des données auxiliaires en provenance du processeur. L'agrégateur de liens (28) peut ensuite envoyer le premier signal parallèle et le second signal parallèle en tant que signal agrégé au dispositif d'affichage. Lors de la réception (54) du signal agrégé au niveau du dispositif d'affichage, l'agrégateur de liens peut désagréger le signal agrégé en le premier signal parallèle (58) et le second signal parallèle (60). L'agrégateur de liens peut ensuite envoyer le premier signal parallèle et le second signal parallèle à un dispositif de commande de temporisation (56) du dispositif d'affichage, de telle sorte que le dispositif de commande de temporisation peut afficher les données vidéo à l'aide du dispositif d'affichage.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)