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1. (WO2015037416) SEMICONDUCTOR STORAGE DEVICE AND MEMORY SYSTEM
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/037416    International Application No.:    PCT/JP2014/072061
Publication Date: 19.03.2015 International Filing Date: 22.08.2014
IPC:
G11C 16/06 (2006.01), G11C 16/02 (2006.01), G11C 16/04 (2006.01)
Applicants: KABUSHIKI KAISHA TOSHIBA [JP/JP]; 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001 (JP)
Inventors: YOSHIHARA Masahiro; (JP).
ABIKO Naofumi; (JP)
Agent: KATSUNUMA Hirohito; (JP)
Priority Data:
PCT/JP2013/074579 11.09.2013 JP
Title (EN) SEMICONDUCTOR STORAGE DEVICE AND MEMORY SYSTEM
(FR) DISPOSITIF MÉMOIRE SEMI-CONDUCTEUR ET SYSTÈME DE MÉMOIRE
(JA) 半導体記憶装置およびメモリシステム
Abstract: front page image
(EN)[Problem] To perform data readout at a low voltage without reducing reliability. [Solution] A sense amplifier is provided with a memory string that includes memory cells, a bit line electrically connected to one end of the memory string, and a sense amplifier which is electrically connected to the bit line and which performs sensing. The sense amplifier comprises: a first transistor for which one end is electrically connected to a first node upon an electrical current path of the bit line, and for which the other end is electrically connected to a second node; a second transistor which is electrically connected between the second node and a sense node; and a third transistor for which a gate is connected to the first node, and which is electrically connected between the second node and a voltage-adjustable third node.
(FR)Le problème décrit dans l'invention est d'effectuer une lecture de données à basse tension sans réduire la fiabilité. La solution selon l'invention consiste en un amplificateur de détection qui comporte une chaîne de mémoire qui inclut des cellules mémoire, une ligne de bits électriquement connectée à une extrémité de la chaîne de mémoire, et un amplificateur de détection qui est électriquement connecté à la ligne de bits et qui effectue une détection. L'amplificateur de détection comprend : un premier transistor pour lequel une extrémité est électriquement connectée à un premier nœud sur un chemin de courant électrique de la ligne de bits, et pour lequel l'autre extrémité est électriquement connectée à un deuxième nœud ; un deuxième transistor qui est électriquement connecté entre le deuxième nœud et un nœud de détection ; et un troisième transistor pour lequel une grille est électriquement connectée au premier nœud, et qui est électriquement connecté entre le deuxième nœud et un troisième nœud à tension réglable.
(JA)[課題]低電圧で、信頼性を落とさずにデータ読み出しを行う。 [解決手段]センスアンプは、メモリセルを含むメモリストリングと、メモリストリングの一端と電気的に接続されたビット線と、ビット線と電気的に接続されたセンスするセンスアンプと、備える。センスアンプは、ビット線の電流径路上の第1ノードに一端が接続され、第2ノードと電気的に他端が接続された第1のトランジスタと、第2ノードとセンスノードとの間に電気的に接続された第2のトランジスタと、ゲートが第1ノードに接続され、第2ノードと電圧調整可能な第3ノードとの間に電気的に接続された第3のトランジスタとを有する。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)