WIPO logo
Mobile | Deutsch | Español | Français | 日本語 | 한국어 | Português | Русский | 中文 | العربية |
PATENTSCOPE

Search International and National Patent Collections
World Intellectual Property Organization
Search
 
Browse
 
Translate
 
Options
 
News
 
Login
 
Help
 
Machine translation
1. (WO2015037413) RECONFIGURABLE LOGICAL DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/037413    International Application No.:    PCT/JP2014/071958
Publication Date: 19.03.2015 International Filing Date: 22.08.2014
IPC:
H03K 19/177 (2006.01)
Applicants: TAIYO YUDEN CO.,LTD. [JP/JP]; 16-20, Ueno 6-chome, Taito-ku, Tokyo 1100005 (JP)
Inventors: SATOU Masayuki; (JP).
SHIMIZU Isao; (JP)
Priority Data:
2013-191234 16.09.2013 JP
Title (EN) RECONFIGURABLE LOGICAL DEVICE
(FR) DISPOSITIF LOGIQUE RECONFIGURABLE
(JA) 再構成可能な論理デバイス
Abstract: front page image
(EN)[Problem] To provide a small-area reconfigurable logical device. [Solution] Provided is a logical device provided with a plurality of memory cell units each storing configuration information and configured as a logical element and/or a connection element, wherein each of the plurality of memory cell units comprises a pair of bit lines for logic disposed to correspond to columns of memory cells, word lines for logic, and an inverter unit connected to the pair of bit lines for logic, and the inverter unit comprises a first CMOS that receives an input signal from one of the pair of bit lines for logic and has a first MOS and a second MOS, and a second CMOS that receives an input signal from the other of the pair of bit lines for logic and has a third MOS and a fourth MOS, and outputs, as a data signal for logic, a first differential signal that is a set of output signals of the first MOS and the third MOS, and a second differential signal that is a set of output signals of the second MOS and the fourth MOS.
(FR)Le but de l’invention est de fournir un dispositif logique reconfigurable de petite surface. L’invention porte sur un dispositif logique comportant une pluralité d’unités de cellule de mémoire stockant chacune des informations de configuration et configurées en tant qu’élément logique et/ou élément de connexion, chacune de la pluralité d’unités de cellule de mémoire comprenant une paire de lignes de bits pour une logique disposées pour correspondre à des colonnes de cellules de mémoire, des lignes de mots pour une logique, et une unité d’inverseur connectée à la paire de lignes de bits pour une logique, et l’unité d’inverseur comprenant un premier CMOS qui reçoit un signal d’entrée en provenance de l’une de la paire de lignes de bits pour une logique et possède un premier MOS et un second MOS, et un second CMOS qui reçoit un signal d’entrée en provenance de l’autre de la paire de lignes de bits pour une logique et possède un troisième MOS et un quatrième MOS, et délivrant, en tant que signal de données pour une logique, un premier signal différentiel qui est un ensemble de signaux de sortie du premier MOS et du troisième MOS, et un second signal différentiel qui est un ensemble de signaux de sortie du second MOS et du quatrième MOS.
(JA)【課題】面積の小さい再構成可能な論理デバイスを提供できる。 【解決手段】各々が構成情報を記憶して、論理要素及び/又は接続要素として構成される複数のメモリセルユニットを備え、複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、一対の論理用ビット線と接続するインバータ部とを有し、インバータ部は、一対の論理用ビット線のうちの一方から入力信号を受け取るとともに、第1MOSと第2MOSを有する第1CMOSと、一対の論理用ビット線のうちの他方から入力信号を受け取るとともに、第3MOSと第4MOSを有する第2CMOSとを有し、且つ、第1MOSと第3MOSとの出力信号のセットである第1差動信号、及び、第2MOSと第4MOSとの出力信号のセットである第2差動信号を、論理用データ信号として、出力する論理デバイスが提供される。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)