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1. (WO2015037159) SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM
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Pub. No.: WO/2015/037159 International Application No.: PCT/JP2013/074952
Publication Date: 19.03.2015 International Filing Date: 13.09.2013
IPC:
G11C 16/02 (2006.01) ,G11C 16/04 (2006.01) ,G11C 16/06 (2006.01)
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
16
Erasable programmable read-only memories
02
electrically programmable
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
16
Erasable programmable read-only memories
02
electrically programmable
04
using variable threshold transistors, e.g. FAMOS
G PHYSICS
11
INFORMATION STORAGE
C
STATIC STORES
16
Erasable programmable read-only memories
02
electrically programmable
06
Auxiliary circuits, e.g. for writing into memory
Applicants:
株式会社 東芝 KABUSHIKI KAISHA TOSHIBA [JP/JP]; 東京都港区芝浦一丁目1番1号 1-1, Shibaura 1-chome, Minato-ku, Tokyo 1058001, JP
Inventors:
阿部 健一 ABE, Kenichi; JP
白川 政信 SHIRAKAWA, Masanobu; JP
Agent:
蔵田 昌俊 KURATA, Masatoshi; 東京都港区虎ノ門一丁目三番二号 勧銀不二屋ビル六階 鈴榮特許綜合事務所内 c/o SUZUYE & SUZUYE, 6th floor, Kangin-Fujiya Bldg. 1-3-2, Toranomon, Minato-ku, Tokyo 1050001, JP
Priority Data:
Title (EN) SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM
(FR) DISPOSITIF DE MÉMOIRE À SEMI-CONDUCTEURS ET SYSTÈME DE MÉMOIRE
(JA) 半導体記憶装置及びメモリシステム
Abstract:
(EN) This semiconductor memory device comprises first and second memory cells, a word line, and first and second bit lines. The first and second bit lines are each electrically connected to one end of the first and second memory cells. During read retry, a read voltage is applied to the word line, a first voltage is applied to the first bit line, a second voltage is applied to the second bit line, and the second voltage is different from the first voltage.
(FR) L'invention concerne un dispositif de mémoire à semi-conducteurs comprenant une première et une seconde cellule de mémoire, une ligne de mots et une première et une seconde ligne de bits. La première et la seconde ligne de bits sont chacune connectées électriquement à une extrémité de la première et la seconde cellule de mémoire. Pendant une tentative de relecture, une tension de lecture est appliqué à la ligne de mots, une première tension est appliquée à la première ligne de bits, une seconde tension est appliquée à la seconde ligne de bits, la seconde tension étant différente de la première tension.
(JA)  実施形態に係る半導体記憶装置は、第1、第2メモリセルと、ワード線と、第1、第2ビット線とを備える。第1、第2ビット線はそれぞれ、第1、第2メモリセルの一端に電気的に接続される。リトライリード時に、ワード線に読み出し電圧を印加し、第1ビット線に第1電圧を印加し、第2ビット線に第2電圧を印加し、第2電圧は第1電圧と異なる。
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Publication Language: Japanese (JA)
Filing Language: Japanese (JA)