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1. (WO2015037095) SEMICONDUCTOR DEVICE
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/037095    International Application No.:    PCT/JP2013/074593
Publication Date: 19.03.2015 International Filing Date: 11.09.2013
IPC:
H01L 21/76 (2006.01), H01L 21/8234 (2006.01), H01L 27/088 (2006.01), H01L 29/739 (2006.01), H01L 29/78 (2006.01)
Applicants: FUJI ELECTRIC CO., LTD. [JP/JP]; 1-1, Tanabeshinden, Kawasaki-ku, Kawasaki-shi, Kanagawa 2109530 (JP)
Inventors: ISHII, Kenichi; (JP).
NAKAMURA, Hiroshi; (JP)
Agent: SAKAI, Akinori; A. SAKAI & ASSOCIATES, 5F, Toranomon Mitsui Building, 8-1, Kasumigaseki 3-chome, Chiyoda-ku, Tokyo 1000013 (JP)
Priority Data:
Title (EN) SEMICONDUCTOR DEVICE
(FR) DISPOSITIF SEMI-CONDUCTEUR
(JA) 半導体装置
Abstract: front page image
(EN) An IGBT part (10) on which an IGBT is arranged and a circuit part (20) in which a control circuit is arranged are arranged on the same semiconductor chip. A dielectric separation region (40) is arranged on the circuit part (20) at the boundary with the IGBT part (10). A p+-type region (4) is provided on an obverse-surface-side surface layer of the semiconductor chip from the IGBT part (10) to the circuit part (20). A dielectric separation layer (5) is provided to the circuit part (20) at the boundary with the IGBT part (10) from the chip obverse surface through the p+-type region (4) to a depth reaching an n--type drift region (3), the dielectric separation layer (5) constituting the dielectric separation region (40). The p+-type region (4) is divided by the dielectric separation layer (5) into a first p+-type region (4-1) on the IGBT part (10)-side and a second p+-type region (4-2) on the circuit part (20)-side. The first and second p+-type regions (4-1, 4-2) are at a ground potential. It is thereby possible to reduce the size and the cost of the circuit as a whole.
(FR) Selon l'invention, une partie IGBT (10) sur laquelle est agencé un IGBT et une partie circuit (20) dans laquelle est agencé un circuit de commande sont agencées sur la même puce semi-conductrice. Une région de séparation diélectrique (40) est agencée sur la partie circuit (20) à la limite avec la partie IGBT (10). Une région de type p+ (4) est située sur une couche de surface côté surface de dessus de la puce semi-conductrice entre la partie IGBT (10) et la partie circuit (20). Une couche de séparation diélectrique (5) est située sur la partie circuit (20) à la limite avec la partie IGBT (10) à partir de la surface de dessus de la puce au travers de la région de type p+ (4) jusqu'à une épaisseur atteignant une région de dérive de type n- (3), la couche de séparation diélectrique (5) constituant la région de séparation diélectrique (40). La région de type p+ (4) est divisée par la couche de séparation diélectrique (5) en une première région de type p+ (4-1) du côté de la partie IGBT (10) et une deuxième région de type p+ (4-2) du côté de la partie circuit (20). Les première et deuxième régions de type p+ (4-1, 4-2) sont au potentiel de la terre. Il est ainsi possible de réduire la taille et le coût du circuit dans son ensemble.
(JA) IGBTが配置されたIGBT部(10)と、制御回路が配置された回路部(20)と、が同一の半導体チップ上に配置される。回路部(20)には、IGBT部(10)との境界に誘電体分離領域(40)が配置される。半導体チップのおもて面側の表面層には、IGBT部(10)から回路部(20)にわたってp+型領域(4)が設けられている。回路部(20)には、IGBT部(10)との境界に、チップおもて面からp+型領域(4)を貫通してn-型ドリフト領域(3)に達する深さで誘電体分離層(5)が設けられ、誘電体分離領域(40)を構成する。p+型領域(4)は、誘電体分離層(5)によって、IGBT部(10)側の第1p+型領域(4-1)と、回路部(20)側の第2p+型領域(4-2)とに分離されている。第1,2p+型領域(4-1,4-2)は、グランド電位となっている。これにより、回路全体の小型化および低コストを実現することができる。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: Japanese (JA)
Filing Language: Japanese (JA)