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1. (WO2015035684) THIN FILM TRANSISTOR, ARRAY SUBSTRATE AND DISPLAY PANEL
Latest bibliographic data on file with the International Bureau   

Pub. No.: WO/2015/035684 International Application No.: PCT/CN2013/085838
Publication Date: 19.03.2015 International Filing Date: 24.10.2013
IPC:
H01L 29/786 (2006.01) ,H01L 27/12 (2006.01) ,H01L 21/336 (2006.01)
Applicants: SHENZHEN CHINA STAR OPTOELECTRONICS TECHNOLOGY CO., LTD.[CN/CN]; NO.9-2, Tangming Rd, Guangming New District Shenzhen, Guangdong 518132, CN
Inventors: DU, Peng; CN
CHEN, Cheng-hung; CN
Agent: CHINA WISPRO INTELLECTUAL PROPERTY LLP.; Room A806 Zhongdi Building, China University of Geosciences Base, No.8 Yuexing 3rd Road, High-Tech Industrial Estate, Nanshan District Shenzhen, Guangdong 518057, CN
Priority Data:
201310411131.410.09.2013CN
Title (EN) THIN FILM TRANSISTOR, ARRAY SUBSTRATE AND DISPLAY PANEL
(FR) TRANSISTOR EN COUCHES MINCES, SUBSTRAT DE RÉSEAU ET PANNEAU D'AFFICHAGE
(ZH) 一种薄膜晶体管、阵列基板及显示面板
Abstract: front page image
(EN) A thin film transistor (10), an array substrate and a display panel. The thin film transistor comprises a gate electrode (11, 41), a first insulation layer (12, 42), a second insulation layer (16, 46), a semiconductor layer (13, 43), a source electrode (14, 44), a drain electrode (15, 45) and a conductive layer (17, 47). The first insulation layer is provided on the gate electrode, the second insulation layer is provided above the first insulation layer, the semiconductor layer, source electrode and drain electrode are provided between the first insulation layer and the second insulation layer, and the conductive layer is provided on the second insulation layer and is electrically conducted with the gate electrode so that when the thin film transistor is in an open state, an ON-state current formed in a conductive channel of the semiconductor layer is increased, and when the thin film transistor is in a closed state, an OFF-state current in the conductive channel is reduced. In the above-mentioned manner, the ON/OFF ratio can be increased.
(FR) L’invention porte sur un transistor en couches minces (10), un substrat de réseau et un panneau d’affichage. Le transistor en couches minces comprend une électrode de grille (11, 41), une première couche d’isolation (12, 42), une seconde couche d’isolation (16, 46), une couche de semi-conducteur (13, 43), une électrode de source (14, 44), une électrode de drain (15, 45) et une couche conductrice (17, 47). La première couche d’isolation est située sur l’électrode de grille, la seconde couche d’isolation est située au-dessus de la première couche d’isolation, la couche de semi-conducteur, l’électrode de source et l’électrode de drain sont situées entre la première couche d’isolation et la seconde couche d’isolation, et la couche conductrice est située sur la seconde couche d’isolation et est électriquement conduite à l'aide de l’électrode de grille de telle sorte que lorsque le transistor en couches minces est dans un état ouvert, un courant d’état de marche formé dans un canal conducteur de la couche de semi-conducteur est augmenté, et lorsque le transistor en couches minces est dans un état fermé, un courant d’état d’arrêt dans le canal conducteur est réduit. Selon la manière susmentionnée, le rapport marche/arrêt peut être augmenté.
(ZH) 一种薄膜晶体管(10)、阵列基板及显示面板,薄膜晶体管包括栅极(11,41)、第一绝缘层(12,42)、第二绝缘层(16,46)、半导体层(13,43)、源极(14,44)和漏极(15,45)以及导电层(17,47),第一绝缘层设置在栅极上,第二绝缘层设置在第一绝缘层上方,半导体层、源极和漏极设置在第一绝缘层和第二绝缘层之间,导电层设置在第二绝缘层上,并与栅极相互导通,使得薄膜晶体管在打开状态时,增大形成在半导体层的导电沟道中的开态电流,在关闭状态时,减小导电沟道的关态电流。通过上述方式,能够提高开关比。
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW
African Regional Intellectual Property Organization (ARIPO) (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Office (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (EPO) (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG)
Publication Language: Chinese (ZH)
Filing Language: Chinese (ZH)