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1. (WO2015034756) METHODS AND SYSTEMS TO REDUCE LOCATION-BASED VARIATIONS IN SWITCHING CHARACTERISTICS OF 3D RERAM ARRAYS
Latest bibliographic data on file with the International Bureau   

Pub. No.:    WO/2015/034756    International Application No.:    PCT/US2014/053286
Publication Date: 12.03.2015 International Filing Date: 28.08.2014
IPC:
H01L 27/24 (2006.01), H01L 45/00 (2006.01)
Applicants: SANDISK 3D LLC [US/US]; 951 SanDisk Drive Milpitas, California 95035 (US)
Inventors: KALRA, Pankaj; (US).
GORLA, Chandrasekhar; (US).
HIGASHITANI, Masaaki; (US)
Agent: MAGEN, BURT; Vierra Magen Marcus LLP 575 Market Street, Suite 3750 San Francisco, California 94105 (US)
Priority Data:
61/873,779 04.09.2013 US
14/462,374 18.08.2014 US
Title (EN) METHODS AND SYSTEMS TO REDUCE LOCATION-BASED VARIATIONS IN SWITCHING CHARACTERISTICS OF 3D RERAM ARRAYS
(FR) PROCÉDÉS ET SYSTÈMES PERMETTANT DE RÉDUIRE DES VARIATIONS, BASÉES SUR LA LOCALISATION, DES CARACTÉRISTIQUES DE COMMUTATION DES RÉSEAUX DE MÉMOIRES RÉSISTIVES À ACCÈS ALÉATOIRE (RERAM) 3D
Abstract: front page image
(EN)Methods for reducing location-based variations in the switching characteristics of memory cells within a memory array are described. In some cases, the resistance of an embedded resistor within each memory cell may be set to reduce the overall variation in series resistances for the memory cells within a memory array. For example, embedded resistors associated with far-far bits may be set to a lower resistance than embedded resistors associated with near-near bits. An embedded resistor may comprise a layer of polysilicon within a memory cell. Selective ion implantation may be used to reduce the embedded resistor resistance for memory cells within a particular region of the memory array and to form two or more different sets (614, 616) of embedded resistors within the memory array.
(FR)L'invention concerne des procédés permettant de réduire des variations, basées sur la localisation, des caractéristiques de commutation de cellules de mémoire agencées dans une matrice mémoire. Dans certains cas, la résistance d'une résistance intégrée dans chaque cellule de mémoire peut être établie de sorte à réduire toute la variation des résistances série des cellules de mémoire agencées dans une matrice mémoire. Par exemple, des résistances intégrées associées à des bits lointains-lointains peuvent être fixées à une résistance inférieure à celle des résistances intégrées associées à des bits proches-proches. Une résistance intégrée peut comprendre une couche de polysilicium dans une cellule de mémoire. Une implantation ionique sélective peut être utilisée pour réduire la résistance des résistances intégrées des cellules de mémoire dans une région particulière de la matrice mémoire et pour former au moins deux séries différentes (614, 616) de résistances intégrées dans la matrice mémoire.
Designated States: AE, AG, AL, AM, AO, AT, AU, AZ, BA, BB, BG, BH, BN, BR, BW, BY, BZ, CA, CH, CL, CN, CO, CR, CU, CZ, DE, DK, DM, DO, DZ, EC, EE, EG, ES, FI, GB, GD, GE, GH, GM, GT, HN, HR, HU, ID, IL, IN, IR, IS, JP, KE, KG, KN, KP, KR, KZ, LA, LC, LK, LR, LS, LT, LU, LY, MA, MD, ME, MG, MK, MN, MW, MX, MY, MZ, NA, NG, NI, NO, NZ, OM, PA, PE, PG, PH, PL, PT, QA, RO, RS, RU, RW, SA, SC, SD, SE, SG, SK, SL, SM, ST, SV, SY, TH, TJ, TM, TN, TR, TT, TZ, UA, UG, US, UZ, VC, VN, ZA, ZM, ZW.
African Regional Intellectual Property Organization (BW, GH, GM, KE, LR, LS, MW, MZ, NA, RW, SD, SL, ST, SZ, TZ, UG, ZM, ZW)
Eurasian Patent Organization (AM, AZ, BY, KG, KZ, RU, TJ, TM)
European Patent Office (AL, AT, BE, BG, CH, CY, CZ, DE, DK, EE, ES, FI, FR, GB, GR, HR, HU, IE, IS, IT, LT, LU, LV, MC, MK, MT, NL, NO, PL, PT, RO, RS, SE, SI, SK, SM, TR)
African Intellectual Property Organization (BF, BJ, CF, CG, CI, CM, GA, GN, GQ, GW, KM, ML, MR, NE, SN, TD, TG).
Publication Language: English (EN)
Filing Language: English (EN)